比较有难度。等着高人来指点吧……
附加说明不需要隔离。
0.9V 20A能做到90%???
不说别的损耗,就算是电感+PCB走线+同步整流MOS的压降,0.1V的压降,你觉得有多大的机会?
所以,这简直在天方夜谈
老夫若是做出来,如何?
先消消气,这里不是斗狠的地方,讨论技术为宗旨!
你认为可以,说说你的理由,找出反驳我的观点的地方!
关注一下,很有挑战啊
等待学习。
呵呵,我也觉得挺有难度的。。不过实践出真理。。
谢谢大家的关注,在此感谢!现在的FPGA内核电压越来越低了,由1.8V-1.5V-1.2V-1V-0.9V变化趋势,据说0.8V的即将来临;困难啊!刚才老兄说并联输出可以试试,但均流和体积也得考虑。期待指点。
导通压降损耗