【星球号】优质内容汇总(2023.03.30-04.05)

运放6:运放的增益都搞明白了吗?

作者:硬件工程师炼成之路

开环增益和闭环增益

一般说到运放的增益,可能有两个,一个叫开环增益,另一个叫闭环增益。

关于这两个增益的定义,我觉得下图应该说清楚了:

实际放大电路中,一般是有反馈的,也就是说是构成了闭环电路。那么是不是就是说我们不用关心开环增益AoL呢? 

答案当然是否定的。虽然我们总是更关心结果——闭环增益,但是这个结果是受到开环增益AoL的影响的。

我们可以看到,开环增益AoL=vo/(vp-vn),这里面是没有电阻的,也就是说这个参数是运放的自有属性,跟你外部接成什么样的电路是没关系的。

就拿上面的的图来说,闭环情况下,电路的增益我写的是:A闭环=1+R1/R2。这个总是成立的吗?当然不是,它是有条件的,这个成立的条件就是建立在“AoL=无穷大”的基础之上的。而实际情况是,运放的AoL并不总是无穷大,它跟频率还有关系。具体的影响后面再看,我们先看看AoL是如何影响闭环增益的。

开环增益是如何影响闭环增益的?

我们来分析下AoL是如何影响闭环增益的,假定运放的开环增益AoL不是无穷大,而是某一个有限的值,那么”虚短”这时候是不能用的,只能用”虚断”(虚断成立的条件是运放的输入阻抗无穷大)。

可以看到,如果运放的AoL不是无穷大,那么实际电路的闭环增益是和电阻有关系的。我们代一些具体的值进去看看影响有多大,假设R2=1K,R1=9K。开环增益从1到1百万时,闭环增益的情况如下图……【继续阅读】

“三步法”学会Allegro cadence16.6之三:生成制板文件

作者:勤劳善良的高

写在前面:电路设计的软件有很多种,笔者之前习惯使用Altium designer软件,最近有幸接触Allegro cadence,可谓从零到一做设计,现将自己从设计流程的角度出发,就如何“三步”完成电路设计的经验分享出来供参考。

本篇讲解第三步:生成制板文件。

1.设置Gerber输出文件夹

在导出Gerber之前最好在工程文件夹下新建一个放置Gerber的文件夹,不然生成的很多Gerber文件和PCB文件、Log文件混在一起,打包外发的时候容易漏发。具体设置方法:Setup-User Preferences按照如下设置。

2.检查PCB设置与Artwork设置是否一致

点击Setup-Design parameters-Design检验单位设置与精度设置,点击Shape-Global dynamic parameters-void controls检查Artwork格式设置,以上设置一定要与Manufacture-Artwork-General parameters设置保持一致。

3.检查Status

点击Display-Status,查看是否有报错,有错误返回修改,没有错误往下进行……【继续阅读】

BCM交错PFC的时序逻辑设计的艺术

作者:杨帅锅

前言:在前不久我在TCM交错PFC的变频错相上提出使用LPF得到周期长度平均值的方法再配合主路ZCD来实现,在仿真上取得了一些效果《以COT控制方法简化两相交错TCM PFC控制》。但是也引发了我的另外一个思考:主从模式下,如果以主路ZCD来刷新周期,辅路的开通是从主路delay 180°的地方开启。这样如果因为电感量的差异或者说是负载变化时,主路ON TIME的扰动导致主路可以用ZCD来刷新周期确保是ZVS工作。但是由于辅路没有直接抓到ZCD就开启新的PWM周期,所有难免会进入到CCM模式,那么如何解决主从控制可能存在的CCM问题呢? 

本文绝大部分内容是搬运论文:A Cross-Coupled Master–Slave Interleaving Method for Boundary Conduction Mode (BCM) PFC Converters Hangseok Choi, Senior Member, IEEE, and Laszlo Balogh, Member, IEEE IEEE TRANSACTIONS ON POWER ELECTRONICS, VOL. 27, NO. 10, OCTOBER 2012,还包含一些个人主观内容,如果觉得表达的不清楚或者是存在错误,可以自行查阅论文,本人能力有限,谢谢。

首先文章中提出的第一种方法是开环的主从控制,控制电流源对电容充电产生三角波,然后用峰值监测和保持电路来取得三角波的峰值,然后把峰值除以2得到峰值的一半,然而再与主定时电容器的三角波进行比较,从而得到主路delay 180°的地方发出去置位辅路。在开环的主从控制中仅有主路的ZCD参与了周期刷新,辅路只是靠着周期一半的地方发出PWM,没有ZCD的参与进去,这样做的目的是为了最简单的实现在BCM工作模式中变频时保证180°的错相输出,但是可能会导致辅路进入CCM。

我用仿真软件简单的模拟了这个idea,在峰值监测和保持中我用的二极管整流对电容充电的方式来抓到主路定时电容上的三角波的峰值,然后在乘以0.5进去,得到主路定时电容三角波的一半,在与主路进行比较得到主路delay 180°的时间信号,去置位辅路的PWM,可见:

输出:

为了分析开环主从控制的稳定性文章中引入了两个扰动:一个主路TON的变化另外一个是辅助GS的开通点扰动,两种情况都导致了开环的主从开始的时序会乱掉,会一直维持错误状态,当扰动结束后不能修正这种错误,导致辅路会进入CCM。虽然说交错的BCM可以使用解耦磁集成的方式来做PFC电感,通过相同的磁性材料和绕线结构来保证主从的电感量处于非常接近的水平,但是这样并不能排除驱动、负载变化、输入变化时产生的扰动,以至于开环控制的主从并不能较好的应用在实际的交错BCM系统上……【继续阅读】

实用 | 10分钟教你搭建一个嵌入式web服务器

作者:嵌入式大杂烩

嵌入式 web 服务器就是把 web 服务器移植到嵌入式系统的服务器。它仍然是基于http文本协议进行通信的,具有标准的接口形式,对客户端来说,访问嵌入式 web服务器就和访问普通的web 服务一样。

我们在实际工作中也有在板子上搭建web服务器,给我们调试带来了一些便利,可以通过网页与板子进行交互,板子在没有显示屏的情况下,也可以作为一种方案来进行功能展示。

web服务器——boa

本文演示如何把boa移植到开发板上,boa 是一个小巧的web 服务器,可执行代码只有70KB,占用的系统资源少,速度快安全性能高。

boa官网:www.boa.org

下载的版本:boa-0.94.13.tar.gz

本片文章关于web服务器地使用需要依赖于网络,可以参考我们上一篇笔记搭建开发板地WiFi环境:实用 | 如何远程登录开发板

boa交叉编译

下载得到boa-0.94.13.tar.gz,解压后进入boa-0.94.13/src目录,执行如下命令生成Makefile文件……【继续阅读】

晶振是如何起振的?

作者:硬件工程师炼成之路

前面我们了解了晶振的结构,也了解了晶振的模型,这一节就来看看晶振是如何起振的。皮尔斯晶体振荡器目前工作中用得最多的就是皮尔斯晶体振荡器,也就是下面这个结构。

CL1,CL2为匹配电容,Rext通常为串联的几百欧姆电阻(有时也不加)。上面这个结构可能看着不是很熟悉,我们把它转换一下,变成下面这个就熟悉些。

上图中把RF忽略掉了,如果用过无源晶振的话,应该知道这个RF的阻值一般是很大的,兆欧姆级别,其作用主要是为了给反相放大器一个合适偏置。就像我们模电里面的三极管电路,其工作时都需要合适的直流偏置,这里我们先忽略掉。

结合上一章节说的晶振的等效电路

我估计有人看到这里就跑了,这一坨是什么东西,搞这么复杂?其实没那么难,这里面所有的器件,除了反相放大器外,都是基本元器件,反而是更容易分析的。    

不过在这之前呢?我们还是插播一个知识点,那就是起振条件。因为只有搞懂了起振条件,我们才能知其然并且知其所以然,先理论分析,然后用仿真去验证,如此更爽。

起振条件

起振条件有两个:相位和环路增益

上图中将反相放大器的传递函数用A(s)表示,晶振及其匹配电路打包一起,其传递函数看作F(s)。   

当环路增益大于1时,说明输入信号在环路中逛一圈后又送到输入端,信号幅度比原来更大    相位为2nπ,说输入信号在电路中逛一圈后,相位与原本的输入信号完全相同,因此输入信号被完美的加强了……【继续阅读】

声明:本内容为作者独立观点,不代表电子星球立场。未经允许不得转载。授权事宜与稿件投诉,请联系:editor@netbroad.com
觉得内容不错的朋友,别忘了一键三连哦!
赞 2
收藏 3
关注 432
成为作者 赚取收益
全部留言
0/200
成为第一个和作者交流的人吧