大家好，我是广元兄。很高兴和大家分享信号完整性的相关知识。希望大家点赞，分享。有什么问题加微交流学习，微信号【SI_Basic】。
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PCIe CEM基础性的知识梳理总结，是基于规范2.0~4.0三份文档。
信号部分
PERST#
检测到电源(+12V&+3.3V)稳定后，初始化组件。
WAKE#
唤醒功能，激活PCIe插槽主电源和参考时钟。
PRSNT1#&PRSNT2#
信号焊盘比其他焊盘短，保证其插入时间差约1 ms。用于检查外插卡并确定完全插入连接器中。
REFCLK+/REFCLK-
走线控制在15inches，传输延迟≤12ns，线长匹配＜0.005 inch
CEM的时钟设计标准：
阻抗100Ω，匹配≤5mil，线长≤4inches
以上标准的区别，BER（Bit Error Rate）误码率标准：
BER 10^-6 (86 ps)， 10^-12 (108 ps)
4.0规范文档没有这方面的表述。
针对公共时钟部分，抖动的量化指标：
区别于别的时钟架构，4.0 的给出，通过符合 CEM 标准 PCIe 的连接器进行通信时，需要使用提供的公共时钟作为参考时钟。之前的独立时钟是不允许的。
电源部分
针对CEM(Card Electromechanical Specification) 一般是+12V和+3.3V电源，当然也有+3.3Vaux可选电。
X1 Slot 选用10W标准x4,x8或者x16不低于 25W标准。
电性能参数
AC耦合电容容值:
Gen1~2(75~200nF),Gen3(180~265nF)，一般常用220nF来涵盖Gen1~3；
封装大小：0603，0402（推荐）
介质材料：C0G到X7R都可以，介电性能不是交流耦合电容器的主要考虑因素，但是不推荐靠近电容器靠近功率设备（MOSFET）摆放。
插入损耗（电压传递函数）
不同于之前PCIe2.0&3.0，在PCIe5.0的协议规范文档，除了给出链路损耗标准，还推荐使用M6级别的板材。
Add in Card 给出8dB损耗裕量
抖动
PCIe 信号速率不同，UI也不同。
2.5 GT/s，UI=400 ps
5.0 GT/s，UI=200 ps
8.0 GT/s，UI=125 ps
下图为Gen2给出的抖动相关指标：
在基础协议规范里，10^-12 BER QBER=±7.03
很多公式推导，基础性可以去理解高斯分布，双狄拉克分布等。
串扰
串扰分为近端串扰（NEXT）和远端串扰（FEXT），之前的信号基础知识有特意说过这两个的特性。
2.0&3.0规范文档，都给出Idle状态下，2.5GT/s＜65mv标准，近端串扰给出2.5GT＜50 mv。
发送端眼图测试，去加重3.5dB的情况下，针对有无串扰有着 不同的标准：
通道之间的偏移
Add in Card的部分≤0.35 ns
主板的部分≤1.25 ns，预估2 inches线长，FR4板材
总的偏移≤1.6 ns，预估7 inches线长，FR4板材
均衡
两个标准：-3.5 dB和-6.0 dB。
这个均衡主要是为了减小ISI（码间串扰），还有一个DCD（占空比失真），这就是抖动的DDJ（数据相关抖动）。《抖动、噪声与信号完整性》这本书还得再看。
设计部分
针对版图设计的部分，给出两个注意点：
残桩问题
不同板材选择，不同残桩下，链路长度的管控标准也不同：
关于Stub是否需要管控，之前文档里有给出过经验公式：
金手指处理问题
规范文档里是给出2mm内层处理方式：
很多芯片厂商给出的是，金手指下面层全部挖空：
