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PSR原边反馈开关电源之变压器设计

目前比较流行的低成本、超小占用空间方案设计基本都是采用PSR原边反馈反激式,

通过原边反馈稳压省掉电压反馈环路(TL431和光耦)和较低的EMC辐射省掉Y电容,

不仅省成本而且省空间,得到很多电源工程师采用。

比较是新技术,目前针对PSR原边反馈开关电源方案设计的相关讯息在行业中欠缺。

下面结合实际来讲讲我对PSR原边反馈开关电源设计的独特方法——以实际为基础。

要求条件:

全电压输入,输出5V/1A,符合能源之星2之标准,符合IEC60950EN55022安规及EMC标准。

因充电器为了方便携带,一般都要求小体积,所以针对5W的开关电源充电器一般都采用体积较小的EFD-15EPC13的变压器,此类变压器按常规计算方式可能会认为CORE太小,做不到,如果现在还有人这样认为,那你就OUT了。

磁芯以确定,下面就分别讲讲采用EFD15EPC13的变压器设计5V/1A 5W的电源变压器。

1. EFD15变压器设计 

目前针对小变压器磁芯,特别是小公司基本都无从得知COREB/H曲线,因PSR线路对变压器漏感有所要求。

所以从对变压器作最小漏感设计入手:

已知输出电流为1A5W功率较小,所以铜线的电流密度选8A/mm2,

次级铜线直径为:SQRT(1/8/3.14)*2=0.4mm

通过测量或查询BOBBIN资料可以得知,EFD15BOBBIN的幅宽为9.2mm

因次级采用三重绝缘线,0.4mm的三重绝缘线实际直径为0.6mm.

为了减小漏感把次级线圈设计为1整层,次级杂数为:9.2/0.6mm=15.3Ts,15Ts.

IC内部一般内置VDS耐压600~650VMOS,考虑到漏感尖峰,需留50~100V的应力电压余量,所以反射电压需控制在100V以内,

得:(Vout+VF)*n<100,即:n<100/5+1,n<16.6,

n=16.5,得初级匝数NP=15*16.5=247.5

NP=248,代入上式验证,(Vout+VF*(NP/NS)<100,

(5+1)*(248/15)=99.2<100,成立。

确定NP=248Ts.

假设:初级248TsBOBBIN上采用分3层来绕,因多层绕线考虑到出线间隙和次层以上不均匀,需至少留1Ts余量(间隙)。

得:初级铜线可用外径为:9.2/(248/3+1)=0.109mm,对应的实际铜线直径为0.089mm,太小(小于0.1mm不易绕制),不可取。

假设:初级248TsBOBBIN上采用分4层来绕,

初级铜线可用外径为:9.2/(248/4+1)=0.146mm,对应的铜线直径为0.126mm,实际可用铜线直径取0.12mm

ICVCC电压下限一般为10~12V,考虑到至少留3V余量,取VCC电压为15V左右,

得:NV=Vnv/(Vout+VF)*NS=15/(5+1)*15=37.5Ts,38Ts.

PSR采用NV线圈稳压,所以NV的漏感也需控制,仍然按整层设计,

得:NV线径=9.2/(38+1)=0.235mm, 对应的铜线直径为0.215mm,实际可用铜线直径取0.2mm。也可采用0.1mm双线并饶。

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PSR原边反馈开关电源设计之二——电路设计 

PSR原边反馈开关电源设计之三——EMC设计技巧

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2011-04-21 21:43

到此,各线圈匝数就确定下来了。

下面来确定绕线顺序。

因要工作在DCM模式,且采用无Y设计,DI/DT比较大,变压器磁芯研磨气隙会产生穿透力强杂散磁通导致线圈测试涡流,影响EMC噪音,所以需先在BOBBIN上采用0.1mm直径的铜线绕满一层作为屏蔽,且引出端接NV的地线。

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dengyuan
LV.8
3
2011-04-21 21:47

老兄,你的这个设计有没有考虑可能变压器绕不下去,8A/mm*mm的电流密度太大了吧,在小适配器中温升应该不低。EFD15的变压器原边需要248TS吗,太多了。减低匝比有利于提高输出电压的电压调整率。如果是单层绝缘线,其绝缘层的厚度有0.05mm.所以你要仔细验证你的设计,毕竟很多人会按照你的思路去走的。

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dengyuan
LV.8
4
2011-04-21 21:53
@javike
到此,各线圈匝数就确定下来了。下面来确定绕线顺序。因要工作在DCM模式,且采用无Y设计,DI/DT比较大,变压器磁芯研磨气隙会产生穿透力强杂散磁通导致线圈测试涡流,影响EMC噪音,所以需先在BOBBIN上采用0.1mm直径的铜线绕满一层作为屏蔽,且引出端接NV的地线。

其实屏蔽初级线圈的绕组屏蔽的绕法,根数,匝数都是有讲究的。不是随便确认的。一般的设计是屏蔽磁芯的绕组的匝数是初级单层绕组的1/2,方向要相反.

屏蔽次级与初级的匝数是初级单层匝数的1/3,方向也要相反,

最好的是次级绕制时骨架能够调个方向,是其的热点跟初级的热点在一边.

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2011-04-21 21:56
@dengyuan
老兄,你的这个设计有没有考虑可能变压器绕不下去,8A/mm*mm的电流密度太大了吧,在小适配器中温升应该不低。EFD15的变压器原边需要248TS吗,太多了。减低匝比有利于提高输出电压的电压调整率。如果是单层绝缘线,其绝缘层的厚度有0.05mm.所以你要仔细验证你的设计,毕竟很多人会按照你的思路去走的。

PSR的电压调整率不是靠匝比来控制的,后续我会再讲电压调整的调节方式和匝数对PSR线路的EMC影响。放心,变压器一定得让你绕下去,后面会有计算的,此方式设计的变压器我以在多款产品上出货N批了。

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2011-04-21 22:01
@dengyuan
其实屏蔽初级线圈的绕组屏蔽的绕法,根数,匝数都是有讲究的。不是随便确认的。一般的设计是屏蔽磁芯的绕组的匝数是初级单层绕组的1/2,方向要相反.屏蔽次级与初级的匝数是初级单层匝数的1/3,方向也要相反,最好的是次级绕制时骨架能够调个方向,是其的热点跟初级的热点在一边.

你说的这种绕法是不错,但不适用。

第1,人工成本导致变压器制造成本高;

第2,会导致线包大,取1/2会导致绕线不均匀而影响漏感。

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2011-04-21 22:08
@javike
到此,各线圈匝数就确定下来了。下面来确定绕线顺序。因要工作在DCM模式,且采用无Y设计,DI/DT比较大,变压器磁芯研磨气隙会产生穿透力强杂散磁通导致线圈测试涡流,影响EMC噪音,所以需先在BOBBIN上采用0.1mm直径的铜线绕满一层作为屏蔽,且引出端接NV的地线。

绕完屏蔽后,保TAPE1层;

再绕初级,按以上计算的分4层绕制,完成后包TAPE 1层;

为减小初次级间的分布电容对EMC的影响,再用0.1mm的线绕一层屏蔽,包TAPE 1层;

再绕次级,包TAPE 1层;

再绕反馈,包TAPE 2层。

 

 

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孤鸿影
LV.6
8
2011-04-21 22:08
不错,学习了。谢谢!
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2011-04-21 22:16
@javike
绕完屏蔽后,保TAPE1层;再绕初级,按以上计算的分4层绕制,完成后包TAPE1层;为减小初次级间的分布电容对EMC的影响,再用0.1mm的线绕一层屏蔽,包TAPE1层;再绕次级,包TAPE1层;再绕反馈,包TAPE2层。  

可能有人会说:怎么没有计算电感量?

因前面说了,CORE的B/H不确定,所以得先从确定饱和AL值下手。

把变压器CORE中柱研磨一点,然后装上以上方式绕好的线圈装机,并用示波器检测Rsenes上的波形,见下图中R5.

 

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2011-04-21 22:25
@javike
可能有人会说:怎么没有计算电感量?因前面说了,CORE的B/H不确定,所以得先从确定饱和AL值下手。把变压器CORE中柱研磨一点,然后装上以上方式绕好的线圈装机,并用示波器检测Rsenes上的波形,见下图中R5.[图片] 

输入AC90V/50Hz,慢慢加载,观察CORE有没有饱和,如果有饱和迹象,拆下再研磨……直到负载到1.1~1.2A刚好出现一点饱和迹象,(此波形需把波形放大到满屏观察最佳)

OK,拆下变压器测量电感量,此时所测得的电感量作为最大值依据,再根据厂商制造能力适当留+3%~+5%的误差范围和余量,如:测量为2mH,则取2-2*0.05=1.9mH,误差为+/-0.1mH.

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luoshen
LV.6
11
2011-04-21 22:35
@javike
PSR的电压调整率不是靠匝比来控制的,后续我会再讲电压调整的调节方式和匝数对PSR线路的EMC影响。放心,变压器一定得让你绕下去,后面会有计算的,此方式设计的变压器我以在多款产品上出货N批了。

顺道讲讲PSR的恒流控制的实现方式吧!那时候没搞太懂

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2011-04-21 22:51
@javike
输入AC90V/50Hz,慢慢加载,观察CORE有没有饱和,如果有饱和迹象,拆下再研磨……直到负载到1.1~1.2A刚好出现一点饱和迹象,(此波形需把波形放大到满屏观察最佳)OK,拆下变压器测量电感量,此时所测得的电感量作为最大值依据,再根据厂商制造能力适当留+3%~+5%的误差范围和余量,如:测量为2mH,则取2-2*0.05=1.9mH,误差为+/-0.1mH.

现在再来验证以上参数变压器BOBBIN的绕线空间。

已知:E1和E2铜线直径为0.1mm,实际外径为0.12mm;

          NP铜线直径为0.12mm,实际外径为0.14mm;

          NS铜线直径为0.4mm,实际外径为0.6mm;

                   TAPE采用0.025mm厚的麦拉胶纸。

A. 

NV若采用铜线直径为0.2mm,实际外径为0.22mm

线包单边厚度为:E1+TAPE+NP+TAPE+E2+TAPE+NS+TAPE+NV+TAPE

=0.12+0.025+0.14*4+0.025+0.12+0.025+0.6+0.025+0.22+0.025*2=1.77mm.

B.

NV若采用铜线直径为0.1mm双线并饶,实际外径为0.12mm

线包单边厚度为:E1+TAPE+NP+TAPE+E2+TAPE+NS+TAPE+NV+TAPE

=0.12+0.025+0.14*4+0.025+0.12+0.025+0.6+0.025+0.12+0.025*2=1.67mm.

测量或查EFD15的BOBBIN的单边槽深为2.0mm,

所以以上2种方式绕制的变压器都可行。

 

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2011-04-21 23:13
@javike
现在再来验证以上参数变压器BOBBIN的绕线空间。已知:E1和E2铜线直径为0.1mm,实际外径为0.12mm;         NP铜线直径为0.12mm,实际外径为0.14mm;          NS铜线直径为0.4mm,实际外径为0.6mm;                  TAPE采用0.025mm厚的麦拉胶纸。A. NV若采用铜线直径为0.2mm,实际外径为0.22mm线包单边厚度为:E1+TAPE+NP+TAPE+E2+TAPE+NS+TAPE+NV+TAPE=0.12+0.025+0.14*4+0.025+0.12+0.025+0.6+0.025+0.22+0.025*2=1.77mm.B.NV若采用铜线直径为0.1mm双线并饶,实际外径为0.12mm线包单边厚度为:E1+TAPE+NP+TAPE+E2+TAPE+NS+TAPE+NV+TAPE=0.12+0.025+0.14*4+0.025+0.12+0.025+0.6+0.025+0.12+0.025*2=1.67mm.测量或查EFD15的BOBBIN的单边槽深为2.0mm,所以以上2种方式绕制的变压器都可行。 

2. EPC13的变压器设计

依然沿用以上设计方法,

测量或查BOBBIN资料可得EPC13 BOBBIN幅宽为6.8mm,

次级匝数为:6.8/0.6=11.3Ts,取11Ts.

初级匝数为:11*16.5=181.5Ts,取182Ts.

反馈匝数为:15/(5+1)*11=27.5Ts,取28Ts.

 

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2011-04-22 08:00
@javike
2.EPC13的变压器设计依然沿用以上设计方法,测量或查BOBBIN资料可得EPC13BOBBIN幅宽为6.8mm,次级匝数为:6.8/0.6=11.3Ts,取11Ts.初级匝数为:11*16.5=181.5Ts,取182Ts.反馈匝数为:15/(5+1)*11=27.5Ts,取28Ts. 

………………

继续,EPC13的绕线方式同EFD15,再这里就不再重复了。

以上变压器设计出的各项差数是以控制漏感为出发点的,各项参数(肖特基的VF,MOS管的电压应力余量……)都是零界或限值,实际设计中会因次级绕线同名端对应输出PIN位出现交叉,或输出飞线套铁氟龙套管,或供应商的制程能力,都会使次级线圈减少1~2圈,对应的初级和反馈也需根据匝比减少圈数;另,目前市场的竞争导致制造商把IC内置MOS管的VDS耐压减小一点来节省成本,为保留更大的电压应力余量,需再减少初级匝数;以上的修改都会对EMC辐射造成负面影响,对应的取舍还需权衡,但前提是必须使产品工作在DCM模式。

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miky1188
LV.6
15
2011-04-22 08:22
mark
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LV.1
16
2011-04-22 08:34
@javike
现在再来验证以上参数变压器BOBBIN的绕线空间。已知:E1和E2铜线直径为0.1mm,实际外径为0.12mm;         NP铜线直径为0.12mm,实际外径为0.14mm;          NS铜线直径为0.4mm,实际外径为0.6mm;                  TAPE采用0.025mm厚的麦拉胶纸。A. NV若采用铜线直径为0.2mm,实际外径为0.22mm线包单边厚度为:E1+TAPE+NP+TAPE+E2+TAPE+NS+TAPE+NV+TAPE=0.12+0.025+0.14*4+0.025+0.12+0.025+0.6+0.025+0.22+0.025*2=1.77mm.B.NV若采用铜线直径为0.1mm双线并饶,实际外径为0.12mm线包单边厚度为:E1+TAPE+NP+TAPE+E2+TAPE+NS+TAPE+NV+TAPE=0.12+0.025+0.14*4+0.025+0.12+0.025+0.6+0.025+0.12+0.025*2=1.67mm.测量或查EFD15的BOBBIN的单边槽深为2.0mm,所以以上2种方式绕制的变压器都可行。 

来学习的。。。。。。。

楼主,能整个PSR的具体芯片来讲讲控制的不?

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2011-04-22 08:42
@
来学习的。。。。。。。楼主,能整个PSR的具体芯片来讲讲控制的不?

PSR线路设计变压器很关键,所以先讲变压器。

后续会继续讲出设计PSR的具体每个元件的设计,包括取样电阻,吸收回路,保护设计及EMC控制方法。

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LV.1
18
2011-04-22 09:08
@javike
PSR线路设计变压器很关键,所以先讲变压器。后续会继续讲出设计PSR的具体每个元件的设计,包括取样电阻,吸收回路,保护设计及EMC控制方法。
期待你的大作哟。。。
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2011-04-22 09:16
源源帮顶~~~~大家来讨论下~~~
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jim2228887
LV.2
20
2011-04-22 09:19

好东西,要好好学习一下。

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LV.1
21
2011-04-22 09:24
@miky1188
mark[图片]
PSR原边反馈反激式,虽然成本降低了,但是电性能的稳定性不怎么好,基本上都会随着工作环境的稍微改变而变化.
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2011-04-22 09:32
@javike
………………继续,EPC13的绕线方式同EFD15,再这里就不再重复了。以上变压器设计出的各项差数是以控制漏感为出发点的,各项参数(肖特基的VF,MOS管的电压应力余量……)都是零界或限值,实际设计中会因次级绕线同名端对应输出PIN位出现交叉,或输出飞线套铁氟龙套管,或供应商的制程能力,都会使次级线圈减少1~2圈,对应的初级和反馈也需根据匝比减少圈数;另,目前市场的竞争导致制造商把IC内置MOS管的VDS耐压减小一点来节省成本,为保留更大的电压应力余量,需再减少初级匝数;以上的修改都会对EMC辐射造成负面影响,对应的取舍还需权衡,但前提是必须使产品工作在DCM模式。
从08年市场上推出PSR原边反馈方案到现在我一直都有在用此方案设计产品,回顾看看,市场上也出现了很多不同品牌的PSR方案,但相对以前刚推出的PSR控制IC来说,有因市场反映不良而不断改进的部分,但也有因为恶性竞争而COST DOWN的部分。主要讲讲COST DOWN的部分。
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2011-04-22 09:34
@
PSR原边反馈反激式,虽然成本降低了,但是电性能的稳定性不怎么好,基本上都会随着工作环境的稍微改变而变化.
稳定性和成本是没有直接关系的,有的只是间接关系,稳定性的直接关系是设计,原边反馈设计好了,一样的稳定。
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wuyulong18
LV.3
24
2011-04-22 09:39
@javike
输入AC90V/50Hz,慢慢加载,观察CORE有没有饱和,如果有饱和迹象,拆下再研磨……直到负载到1.1~1.2A刚好出现一点饱和迹象,(此波形需把波形放大到满屏观察最佳)OK,拆下变压器测量电感量,此时所测得的电感量作为最大值依据,再根据厂商制造能力适当留+3%~+5%的误差范围和余量,如:测量为2mH,则取2-2*0.05=1.9mH,误差为+/-0.1mH.
能有个具体的波形就好了,对于我这种新手来说,都不知道怎么是饱和,怎么是没饱和。
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2011-04-22 09:43
MARK学习!!!
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2011-04-22 09:47
@javike
从08年市场上推出PSR原边反馈方案到现在我一直都有在用此方案设计产品,回顾看看,市场上也出现了很多不同品牌的PSR方案,但相对以前刚推出的PSR控制IC来说,有因市场反映不良而不断改进的部分,但也有因为恶性竞争而COSTDOWN的部分。主要讲讲COSTDOWN的部分。

因受一些品牌在IC封装工艺上的专利限制,所以目前大部分的内置MOS的IC(不仅是PSR控制IC,也包括PWM 控制IC)采用的是在基板上置入控制晶圆和MOS晶圆,之间用金线作跳线连接,这样就有2个问题产品了:

1. 金线带来的EMC辐射。

2. 研制控制晶圆的公司可以自己控制控制晶圆的成本,但MOS晶圆一般采用的从MOS晶圆生产上购买,这样一来,MOS晶圆的成本控制也成为IC成本控制的案上肉。

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2011-04-22 09:52
@javike
因受一些品牌在IC封装工艺上的专利限制,所以目前大部分的内置MOS的IC(不仅是PSR控制IC,也包括PWM控制IC)采用的是在基板上置入控制晶圆和MOS晶圆,之间用金线作跳线连接,这样就有2个问题产品了:1.金线带来的EMC辐射。2.研制控制晶圆的公司可以自己控制控制晶圆的成本,但MOS晶圆一般采用的从MOS晶圆生产上购买,这样一来,MOS晶圆的成本控制也成为IC成本控制的案上肉。

辐射可以采用优化设计来控制。

但MOS晶圆的COST DOWN的路径来源于降低其VDS的耐压,目前已有很多不同品牌的IC将VDS为650V的内置MOS降到620~630V,甚至560~600V。

这样一来,只控制漏感降低VDS峰值电压是不够的,所以还需为VDS保留更大的电压应力余量。

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2011-04-22 09:57
@javike
辐射可以采用优化设计来控制。但MOS晶圆的COSTDOWN的路径来源于降低其VDS的耐压,目前已有很多不同品牌的IC将VDS为650V的内置MOS降到620~630V,甚至560~600V。这样一来,只控制漏感降低VDS峰值电压是不够的,所以还需为VDS保留更大的电压应力余量。

下面再以EPC13为实例,讲讲优化设计后的变压器设计。

方法同上……

先计算出次级,

因考虑到输出飞线套铁氟龙套管或输出线与BOBBIN PIN位交叉,所以需预留1匝空间,得,

次级匝数为:6.8/0.6-1=10.3,取10Ts.

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lianghongce
LV.5
29
2011-04-22 09:58
@jim2228887
好东西,要好好学习一下。
那个R5上的波形是什么样的最好,能否贴上个图啊?我和你的算法差不多,我只是在前面就求出了电感量而已,你感觉我这种做法如何?
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2011-04-22 10:18
@javike
下面再以EPC13为实例,讲讲优化设计后的变压器设计。方法同上……先计算出次级,因考虑到输出飞线套铁氟龙套管或输出线与BOBBINPIN位交叉,所以需预留1匝空间,得,次级匝数为:6.8/0.6-1=10.3,取10Ts.

再计算初级匝数,

因考虑到为MOS管留更大的电压应力余量,所以反射电压取之前的75%

得:(Vout+VF)*n<100*75%,

输出5V/1A,采用2A/40V的肖特基即可,2A/40V的肖特基其VF值一般为0.55V。

代入上式得:n<13.51,

取13.5,得NP=10*13.5=135Ts.

代入上式验证(5+0.55)*(135/10)=74.925<75,成立。

确定NP=135Ts.

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juck851212
LV.2
31
2011-04-22 10:20
@jim2228887
好东西,要好好学习一下。
好好学习 天天向上!
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