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关于Buck PCB Layout中的GND处理

  • 05-17 22:30
  • logic_du

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  • 本人最近在给一款5V5A Buck电路Layout时发现由于GND走线不当导致当负载增加到3A时环路出现不稳定,Layout整改后问题已解决,但是不明白其中的根本原因,想听听大家的意见,下面是当时整改的情况。

    上图是整改之前的布局,TOP层除了VIN和VOUT剩下的全部铺了GND铜箔。R1的位置是预留的跳线,和电感串联方便到时测电感电流。C5,C6,C7是输入电容,C1,C2,C3是输出电容。

    上图是IC周围的细节。第二排中间2个和第三排4个球是PGND。

    负载3A时测到的SW波形如下:

    貌似触发了最小TON时间,此时TON为30ns,开关频率12MHz,正常情况下TON为140ns,开关频率2.4MHz。

    上图是整改的地方,红线部分把GND铜箔隔断之后就恢复了正常。

    下图是正常的SW波形

    下图是优化后的Layout布局

    经过测试,优化后SW波形正常。

    虽然整改好了,但是有点糊里糊涂的,不太明白其中原理,在此想请教一下大家,希望大家帮忙答疑,谢谢!

    同是电子工程师,请一定不要吝啬你的赞!

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  • ymyangyong

    LV.1

    05-18 11:12

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    电源一般做一点接地,而不是环形多点接地。

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  • logic_du

    LV.1

    05-18 11:42

    @ymyangyong

    电源一般做一点接地,而不是环形多点接地。

    您说的多点接地是指我芯片的GND同时接到了输入和输出电容的GND吗?

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  • ymyangyong

    LV.1

    05-18 15:59

    @logic_du

    您说的多点接地是指我芯片的GND同时接到了输入和输出电容的GND吗?

    是的,接地点太分散

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  • logic_du

    LV.1

    05-18 17:30

    @ymyangyong

    是的,接地点太分散

    感谢指导,不过接地分散导致的原因是什么呢? 是芯片内部的参考地不稳定吗?

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  • ymyangyong

    LV.1

    05-19 11:12

    @logic_du

    感谢指导,不过接地分散导致的原因是什么呢? 是芯片内部的参考地不稳定吗?

    看下https://www.dianyuan.com/article/345.html

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  • logic_du

    LV.1

    05-19 11:40

    @ymyangyong

    看下https://www.dianyuan.com/article/345.html

    谢谢

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  • dy-uSq6TN2v

    LV.1

    05-19 18:55

    @

    应该是被SW干扰

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  • logic_du

    LV.1

    05-19 19:32

    @dy-uSq6TN2v

    应该是被SW干扰

    嗯嗯,有试过这个可能。其中一块板子割板验证过,SW周围GND铜箔全部去掉,但是芯片GND到输出电容GND的铜箔不割断,仍然没有改善。

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  • dy-3sZCpclh

    LV.1

    05-26 11:12

    @logic_du

    嗯嗯,有试过这个可能。其中一块板子割板验证过,SW周围GND铜箔全部去掉,但是芯片GND到输出电容GND的铜箔不割断,仍然没有改善。

    把J6边上GND窄边割开应该也能解决问题,楼主可以试一下

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  • 电源DIY_无风无雨

    LV.1

    05-26 11:28

    @

    输出电容地和输入电容地单独走线

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