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【我是工程师第三季】一步一步PCB优化

  • 2017-06-16 15:51
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  • 只要还是分享一款PCBlayout的细节优化 也欢迎大神们吐槽 谢谢

    下面先上个原理图~type-C的手机车载充电器

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    同是电子工程师,请一定不要吝啬你的赞!

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  • 154600

    LV.1

    2017-06-16 16:38

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  • 电源网李子

    LV.1

    2017-06-16 17:06

    @

    从底层贴片看,1工艺上:C9 R18 R14 TVS F1 Q1nMOSF的方向与过波峰焊的方向不一致,过波峰焊的时候极易导致连锡假焊,C6 R16 R17 R4过炉方向不管是从在还是从右,无疑是被两sop8的给干死(阴影效应);2电气上:从原理可以得知U14脚位FB U22脚位协议ICFB,会不会太长??U1的6脚为CS脚静态电流,下面走了一条不大不小的FB线?再看看一些其它的信号线及主功率线 纹路~~V02

    V03V04

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  • 电源网李子

    LV.1

    2017-06-16 17:09

    @154600

    沙发
    谢谢哈   希望多多指点 感谢~!
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  • 电源网李子

    LV.1

    2017-06-17 09:52

    @电源网李子

    从底层贴片看,1工艺上:C9 R18 R14 TVS F1 Q1nMOSF的方向与过波峰焊的方向不一致,过波峰焊的时候极易导致连锡假焊,C6 R16 R17 R4过炉方向不管是从在还是从右,无疑是被两sop8的给干死(阴影效应);2电气上:从原理可以得知U14脚位FB U22脚位协议ICFB,会不会太长??U1的6脚为CS脚静态电流,下面走了一条不大不小的FB线?再看看一些其它的信号线及主功率线 纹路~~V02

    V03V04

    V1版本的改进:1.从工艺上看 C9 R18 F1 Q1nMOSF的方向已改为与过炉方向一致了,工艺好了些许,然而如果过炉方向是从尾端先进去,那么R18 C9会因为Q1的高度而出现阴影效应,所以板子的前端先进入波峰锡炉。TVS瞬态抑制二极管由贴片改为了插件式的,结合现有库存物料;2.从电气上看,U1FB与协议ICU2FB的走线,经与原厂资深高工确认,没有问题,U16脚是静态点,下面走线也关系不大;再看看纹路 主功率线 热分布都做了权衡了,还在顶层和底层部分功率线做了裸铜处理,加大散热面积,降低温升~~V1

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  • gaohq

    LV.1

    2017-06-19 12:14

    @电源网李子

    V1版本的改进:1.从工艺上看 C9 R18 F1 Q1nMOSF的方向已改为与过炉方向一致了,工艺好了些许,然而如果过炉方向是从尾端先进去,那么R18 C9会因为Q1的高度而出现阴影效应,所以板子的前端先进入波峰锡炉。TVS瞬态抑制二极管由贴片改为了插件式的,结合现有库存物料;2.从电气上看,U1FB与协议ICU2FB的走线,经与原厂资深高工确认,没有问题,U16脚是静态点,下面走线也关系不大;再看看纹路 主功率线 热分布都做了权衡了,还在顶层和底层部分功率线做了裸铜处理,加大散热面积,降低温升~~V1

    V2

    V3

    如果能在PCB图上把你要讲的元件脚圈出来更好,否则是在不知道你在讲啥,密密麻麻都是焊盘或则元件脚很难去辨识。
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  • 德克

    LV.1

    2017-06-20 15:46

    @gaohq

    如果能在PCB图上把你要讲的元件脚圈出来更好,否则是在不知道你在讲啥,密密麻麻都是焊盘或则元件脚很难去辨识。
    有道理  这板是用DXP画的吗
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  • 电源网李子

    LV.1

    2017-06-24 17:19

    @德克

    有道理  这板是用DXP画的吗
    Protel99se画的,谢谢!
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  • 电源网李子

    LV.1

    2017-06-24 17:21

    @gaohq

    如果能在PCB图上把你要讲的元件脚圈出来更好,否则是在不知道你在讲啥,密密麻麻都是焊盘或则元件脚很难去辨识。
    接下来的圈出   谢谢提醒!
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  • 电源网李子

    LV.1

    2017-06-26 11:07

    @电源网李子

    V1版本的改进:1.从工艺上看 C9 R18 F1 Q1nMOSF的方向已改为与过炉方向一致了,工艺好了些许,然而如果过炉方向是从尾端先进去,那么R18 C9会因为Q1的高度而出现阴影效应,所以板子的前端先进入波峰锡炉。TVS瞬态抑制二极管由贴片改为了插件式的,结合现有库存物料;2.从电气上看,U1FB与协议ICU2FB的走线,经与原厂资深高工确认,没有问题,U16脚是静态点,下面走线也关系不大;再看看纹路 主功率线 热分布都做了权衡了,还在顶层和底层部分功率线做了裸铜处理,加大散热面积,降低温升~~V1

    V2

    V3

    V2版本:1.工艺上和V1的一样没有太大的改变;2.电气上,V1和V2的输出正极环路走得太长了(图一顶层黑色标线),然而V2并没有做出优化处理,图3丝印Q2和U2位置作了位置调换,V1没有改动的原因是因为考虑到FB信号线走得太长引入的干扰太大,环路不稳定所以没有对调位置,FB线如图一,位置对调后图二,输出Pmosf走线和输出U2的信号线已经分开且明显短、粗了,温度会更好。图四,为了增加散热面积  在顶层作了漏铜处理,然而顶层裸铜会出现与磁环短路隐患,(如果磁环漆包线绝缘不好,或是工艺导致绝缘性能下降,或是其它原因,辐射面积也会加大)~

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  • 电源网李子

    LV.1

    2017-06-26 14:39

    @电源网李子

    V2版本:1.工艺上和V1的一样没有太大的改变;2.电气上,V1和V2的输出正极环路走得太长了(图一顶层黑色标线),然而V2并没有做出优化处理,图3丝印Q2和U2位置作了位置调换,V1没有改动的原因是因为考虑到FB信号线走得太长引入的干扰太大,环路不稳定所以没有对调位置,FB线如图一,位置对调后图二,输出Pmosf走线和输出U2的信号线已经分开且明显短、粗了,温度会更好。图四,为了增加散热面积  在顶层作了漏铜处理,然而顶层裸铜会出现与磁环短路隐患,(如果磁环漆包线绝缘不好,或是工艺导致绝缘性能下降,或是其它原因,辐射面积也会加大)~

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    V3版本:主要是在电气layout上面作调整,图一:在V1和V2的基础上把输出环路缩短了,然而FB采样还是没有变动,虽然原厂资深高级工程师说影响不大,但凭“感觉”到时候会出现电压采样异常情况;CS电流采样也做了纹路处理,QC3.0的信号在V2的基础上没有变动,毕竟已经没有其它优化的思路了;散热处理顶层还是没有取消,最后决定在铁硅铝磁环上套UL绝缘套管,排除隐患,虽然成本上去了。56

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