小编推荐：手把手教你读懂FET 选取最合适的器件

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手把手教你读懂FET，来自大侠“ 水蜘蛛”的精华帖。----小编语

现在一台台电源，几乎都能发现FET的影子。几乎每个电源工程师都用过这东西，或用来逆变，或用来整流，或就当个开关。

由于用处不同，每个厂家都对不同用处FET做了专门优化。以致同样耐压/电流的FET有多个型号，自然每个厂家都有其独特的特点。作为工程师，读懂FET，选取最合适的器件，很重要。

FET管是由一大群小FET在硅片上并联的大规模集成功率开关。每个小FET叫胞，每个胞的电流并不大，只有百毫安级。设计师采用蚂蚁捍树的办法，多多的数量FET并联，达到开关大电流。也就是同样大小硅片和耐压下，胞越多，允许电流越大。

FET里，不仅FET胞是并联的，寄生二极管也是很多并在一起的。

得益于多胞结构，FET的寄身二极管拥有了耐受电压击穿的能力，即所谓的雪崩耐量。在数据表中，以EAR(可重复雪崩耐量)和EAS(单次雪崩耐量)表示，它表征了FET抗电压(过压)冲击的能力。因此，许多小功率反激电源可以不用RCD吸收，FET自己吸收就够了。

用在过压比较严重的场合，这点要千万注意，大的雪崩耐受力，能提高系统的可靠性!

FET的这个能力和电压，终身不会改变!

每个胞的原理结构如图示：

红色指示的是FET开关的沟道，蓝色的是寄生体二极管。

平时FET是关断的，当栅上加正压时，在邻近栅的位置，会吸引许多电子。这样，邻近的P型半导体就变成了N型，形成了连接两个N取的通道(N沟道)，FET就通了。显然，FET的耐压越高，沟道越长，电阻越大，这就是高压FET的RDSON大的原因。反之，P沟FET也是一样的。

所以，功率FET常被等效为：

FET是实实在在的物质构成的，里面有导体/半导体/绝缘体。这些物质的相互搭配，做成了FET。那么，任何两个绝缘的导体，自然构成了物理电容——寄生电容。

红色的就是DS间的寄生电容Coss。蓝色的就是密勒电容Cgd，黑色的就是栅原电容Cgs。

Cgd+Cgs=Ciss——输入电容

Coss——输出电容

虽然都是电容，可是有着本质的区别。

Cgd/Cds的绝缘层里有PN结!Cgs里基本没这东西!

Cgd/Cds容量大小是变的!而且变得还很变态!

所以，Cgd/Cds在理论上存在，在数据表中也有所列。在微变等效中也可以作为参量计算分析，但，也仅在线性放大里的微变等效分析中有所使用。在开关过程的工程分析中，变态的变化导致只能用电荷量这个值来衡量。

Qgd就是Cdg储存的电荷量(弥勒电荷)，Qds是Cds储存电荷量。

分析这些电荷在开/关状态下，是如何影响FET工作的。

FET静态关断时，Cgd/Cgs充电状态如图示：

栅电压为零，Qgs=0。Qgd被充满，Vgd=Vds。

注：由于Cds通常和其它杂散电容并联在一起，共同对电源施加影响，

给FET的栅极施加正脉冲。

由于Cgd在承受正压时，电容量非常小(Cgd虽然小，但是Qgd=Cgd*Ugd，Qgd仍然是很大的)，Cgs远大于Cgd。因此，脉冲初期，驱动脉冲主要为Cgs充电，直到FET开始开启为止。开启时，FET的栅电压就是门槛电压Vth。

大多数情况下，栅电压达到Vth前，只有很小的电流流过FET。FET一直处于关断状态。

当FET栅电压达到Vth，FET开始导电。无论负载在漏极还是在源极，都将因有电流流过而承受部分或全部电压。这样FET将经历由阻断状态时承受全部电压逐渐变到短路而几乎没有电压降落为止的过程。

这个过程中，Cgd同步经历了放电过程。放电电流为I=Qgd/ton。

Igd——密勒电流分流了FET的驱动电流!使得FET的栅电压上升变缓。

弥勒电荷越大，这个斜坡越长。

弥勒电荷不仅和器件有关还和漏极电压有关。一般电压越高，电荷量越大。

FET的栅电压达到Vth后，电流流过FET的沟道，此时，FET工作在线性区，FET视在斜率随Id大小变化而变，但从Vg、Id的变化量看，两者之比就是FET跨到S，即S=(Id2-Id1)/(Vgs2-Vgs1)。

其中，同样粗细的亮色线为一组，代表各自的Vg和Id的关系。

由于在FET开的过程中，栅电压变缓是弥勒电容分流引起的，所以也叫弥勒效应区。

因此，在断续反激电源里，弥勒效应区的栅电压斜率基本不变。而正激、半/全桥等斜率随负载而变。

在开关电源里，驱动脉冲沿略微的抖动是正常的。但是，弥勒效应时间基本不变：

弥勒效应时间(开关时间)ton/off=Qgd/Ig

注：1)Ig指FET的栅驱动电流。

FET “ON” Ig=(Vb-Vth)/Rg

2)Vb：稳态栅驱动电压

由于弥勒效应的作用，会使栅电容突变而使电路出现扰动，这在不加压时是没有的。

变压器每个绕组间还有寄生电容，高速开关时的方波也会被互相耦合。

PCB线的相互干扰也是一种可能。

这些原因都会导致振铃出现。

FET在开的过程中，Vg近似等于Vth不变，驱动电流Ig=(Vcc-Vth)/Rg近似是一恒定值，弥勒电流和这个值近似相等。

器件在设计时，根据功率开关特点，尽可能的做大了该值。它和扩散杂质、分布梯度、沟道等效宽度、绝缘层厚度及介电常数都有关系。

一旦做好后，在相当范围内是一常熟，这和三极管的电流放大倍数的概念非常类似，只不过三极管是基极电流和集电极电流之比，FET是栅电压和ID之比，三极管是两个电流比，互消后成无量纲量，FET成了夸道。

仅从器件讲，夸道常熟特性和稳定的驱动电流，导致产生平坦的弥勒平台。

FET经过弥勒区后，完全导通，原先阻断D-S的PN结被开启的沟道短路。由于失去了部分绝缘层，Cgd变大，以至和Cgs相当，并且，Cgd通过低阻抗的开启沟道，和Cgs实现物理上的并联，这样使得后期的驱动栅电压沿发生了变化。如图示：

FET的关断过程和开启过程的物理变化是一样的，只是过程刚好相反。

完整周期的驱动波型如图示：

贴个典型实测栅&VD的波型，体验一下其中的奥妙：

仔细看看FET沟道部分结构，大家看，是否可以拼出这来：

将上图倒一下，就不难发现，FET的D-S间并联了三极管，由于这个效应，FET有电压变化率承受限制。现在的一线厂家基本或完全解决了这个问题，在实际工程中，不用过于担心，，对于二线及杂牌厂家，一定要实测。!

开关电源的地线，始终有噪音流淌着，无论你是否愿意。

为了防制FET误开通，我们总希望Vth高些。一般标准优质管子的门槛在3~4.5V水平。

但是任何事务都有两面性，门槛高，低压场合用就有问题。这样就诞生了FET新品一族：逻辑电平FET。

现在，逻辑电平FET有这几个等级：

1.8V逻辑兼容 门槛Vth: 0.6~1.2V

2.5/2.7V逻辑兼容 门槛Vth: 0.8~1.8V

3.3V逻辑兼容 门槛Vth: 1.2~2.7V

5V逻辑兼容 门槛电压:1.8~2.7V

所以，选器件前,先要根据场合找对类。

所有MOSFET厂家，都是买一搭一 无论你是否愿意!

看trr和Qrr

trr是二极管恢复时间，Qrr是恢复电荷量，在电路里，类似在FET的DS间并联电容，这两个值越大，电容量也越大。这个电容值还和温度和实际流过二极管的电流大小有关，电流越大，温度越高，等效电容越大。

因此，在对比不同数据表时，一定要看清测试条件。否则，劣管也能标出好参数的。

这里，二极管流过电流时间基本和Qrr&trr无关。

EAR/EAS这两个量描述的是FET抗雪崩击穿的能力。

EAR描述的是可重复的雪崩耐量，EAS描述的是单次耐量。

如在小功率反激里，取消RCD吸收后，大电流负载时的漏极电压就需要EAR这个量来考核安全。 再如大电流半/全桥电路里，桥短路时电流非常大，即便在安全工作区能关断FET，仍会因引线等杂散寄生电感的作用而产生过压，当关的比较快时，过压就会超 过FET耐压极限而击穿。EAS是衡量FET此时是否安全的参量，这里只列举了这两个量的概念了两个实际工程中的应用实例，它们的意义远非这些。

这是这两个量的典型图表：

这两个量不仅和芯自身特性片有关，还和结温和电流都有关系，使用时，一定要根据实际情况正确选用不同的曲线。

现在的FET工艺，可以保证FET的寄生二极管可以象TVS(快速功率稳压二极管)一样承受击穿，EAR/EAS是描述这个二极管承受击穿能量的指标。

EAR是指可重复击穿的雪崩耐量;EAS是指单次的雪崩耐量。

实际工程中，是用电感储能/释放的模式来测量的。

电感储能：W=1/2I^2L

安全工作区SOA

先看这两张图：

这是两个同为600V的MOSFET，都能在600V下承受最大饱和电流。即在15V栅压时，MOSFET能流过的最大电流(MOSFET进入了线性区，呈恒流状态)，此时的电流不随电压增高而增加。

状态位置见图中兰圈内的红线区域(最大到600V，呵呵有些画过了)：

显然，这两个FET都能在这电压电流下挺住，但能坚持的时间却不一样，左边图显示，能挺1微秒，而右侧约能挺10微秒。

FET是通过吸引电子(P沟是排斥电子)方式导通的，通时电流没有经过PN结(只有沟道体电阻)。这样FET就成了多子导电的器件，温度越高，压降越大，因此FET是自均流器件。

也正因为此，FET允许瞬间流过超额定电流若干倍的电流而不会损坏。

我们通常可以用I^2R来计算FET电阻型损耗，再用热阻来计算温升，看器件(结)是否超过允许温度，这是器件稳态的计算方法。

但是脉冲电流的时间非常短，造成的损耗瞬间聚集在FET的沟道或周围材料里，热无法瞬间导出而只加热FET沟道或周围局部物质，因此，器件工况和稳态是完全不同的，现引入瞬态热阻概念来计算器件(结)的温升。

这是典型的瞬态结—壳热阻曲线。

按占空比和脉冲宽度，在左测查出对应热阻，就可以和通常一样计算了，需要注意，有些厂家给的是绝对热阻，而有些是给的相对归一化热阻。

处于关断过程中的小FET(线性状态下)和三点式高频震荡器的对比。

只要Cdg和Cds(包括变压器等在内的杂散电容)大到一定程度，配合适当的Rg就会振荡。

合理的选择Rg和选则好的FET是解决方法。一般，一线产品的Cdg比较小。

FET天生集成了三个店容Cdg、Cgs、Cds。前两主要介绍了Cdg和Cgs，下面讨论Cds。

Cds包括了三部分内容：

1)沟道的Cds

2)寄生二极管的Qrr

3)PCB等布局引起的分部电容

这是个最受争议的东西，软开关喜欢，硬开关怕，电磁降噪也要它。

在硬开关电路里，每次FET开通前，Cds总是被充的高高的电压，存了W=1/2CU^2的能量，无论FET开的多快，这些能量总是在FET的开关线性区，通过沟道释放。也就是说，FET在“开”的足够快时，开的速度和损耗无关，电容里的那些能量都是要FET消耗掉的，所以，在做反激电源时，通常要取比较低的反压，对于高压供电电源，工作电压越高，损耗越大。

这电容在增加FET“ON”的损耗同时，缓冲了“OFF”时的电压变化率。

FET关的时候，电流首先被挤入D-S间并的这个电容，是D-S在短暂的一瞬间电压不会升起，如果在电压升起前，FET能关断，就实现了零电压软关断，这个电容越大，FET的关断损耗越低。

虽然在硬开关电路里，D-S间的电容常令我们很讨厌，但是，适度的容量配合适当的驱动，可以将FET损耗减到最小，而噪音也同时可以最佳化。

从另一方面可以看出，FET不是越大越好，选大FET有时损耗会更大。只有适度的选用合适的FET/IGBT才是上上之选。

自然负载换流的ZVS，就是利用CDS和变压器等感性元件的二阶相应，达到初始零电压开通的。CDS的波动范围决定了LC过度相应时间的时间。

CDS的稳定性，对利用延时达到零压状态的拓扑是致命的。如ZVS反激拓扑，临界ZVS PFC等。

ZVS拓扑里，由于FET可以零电压开关，CDS短路引起的损耗不付存在，为了达到低损耗，甚至要在DS间并联外加的电容。CDS的稳定性反而成为最主要的问题。由此，一旦FET的反向寄生二极管有续流过程，Qrr的温度特性变得更重要。

因此，在ZVS拓扑里，当FET的寄生二极管有可能被打开，Qrr的高/低温之比成为衡量是否合用的重要参数。

这里需要注意：

1)ZVS拓扑减少了器件的电压应力，但，或多或少的增加了电流应力。

2)ZVS抑制了系统电压的变化率，可以减少高频段的电磁噪音。但，由于电流应力的增加，低频段噪音可能会劣化。

除了FET的管芯，封装也是非常重要的。

普通塑封的FET封装大体包括绑定线和壳体部分。

由于物理引线的存在，多少都会在引线上寄生电感。封装大小不同，电感量也不一样。

对于标准封装：

TO-247： 漏极(串联)电感：4.8nH

源极(串联)电感：6nH

TO-220： 漏极(串联)电感：3.7nH

源极(串联)电感：4.5nH

D2PACK 漏极(串联)电感：0.8nH

源极(串联)电感：4.5nH

D2PACK-7P: 漏极(串联)电感：0.8nH

源极(串联)电感：2.7nH

同样电流下，引脚电感会随开关速度提高而增大感应电压，尤其是源极电感，感应电压直接拖延器件的关断。

大封装有利散热，却不利于高速开关，受限于更高频工作，小封装可以工作在更高频率，但并管增加了工艺复杂性。