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请看看我！！！ FPGA输出信号波形被拉高

如图，用fpga输出了一个CLK信号，正常时候信号波形如图一低电平时为0V，但是现在波形变成图二，信号低电平信号被拉高，这是为什么。FPGA的问题吗，还是设计问题？    

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