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[资料下载] Altera FPGA/CPLD设计 高级篇

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2014-01-15 18:00

  目录

  第1章 可编程逻辑设计指导原则 1

  1.1 可编程逻辑基本设计原则 1

  1.1.1 面积和速度的平衡与互换原则 1

  1.1.2 硬件原则 11

  1.1.3 系统原则 13

  1.1.4 同步设计原则 17

  1.2 可编程逻辑常用设计思想与技巧 19

  1.2.1 乒乓操作 19

  1.2.2 串并转换 21

  1.2.3 流水线操作 22

  1.2.4 异步时钟域数据同步 23

  1.3 Altera推荐的Coding Style 27

  1.3.1 Coding Style的含义 27

  1.3.2 结构层次化编码(Hierarchical Coding) 27

  1.3.3 模块划分的技巧(Design Partitioning) 29

  1.3.4 组合逻辑的注意事项 30

  1.3.5 时钟设计的注意事项 33

  1.3.6 全局异步复位资源 39

  1.3.7 判断比较语句case和if...else的优先级 39

  1.3.8 使用Pipelining技术优化时序 40

  .1.3.9 模块复用与Resource Sharing 40

  1.3.10 逻辑复制 42

  1.3.11 香农扩展运算 44

  1.3.12 信号敏感表 46

  1.3.13 状态机设计的一般原则 47

  1.3.14 Altera Megafunction资源的使用 49

  1.3.15 三态信号的设计 49

  1.3.16 加法树的设计 50

  1.4 小结 52

  1.5 问题与思考 52

  第2章 Altera器件高级特性与应用 53

  2.1 时钟管理 53

  2.1.1 时序问题 53

  2.1.2 锁相环应用 60

  2.2 片内存储器 69

  2.2.1 RAM的普通用法 69

  2.2.2 RAM用做移位寄存器 73

  2.2.3 RAM实现固定系数乘法 74

  2.3 数字信号处理 75

  2.3.1 DSP块资源 75

  2.3.2 工具支持 79

  2.3.3 典型应用 79

  2.4 片外高速存储器 80

  2.4.1 存储器简介 80

  2.4.2 ZBT SRAM接口设计 83

  2.4.3 DDR SDRAM接口设计 85

  2.4.4 QDR SRAM接口设计 99

  2.4.5 DDR2、QDR II和RLDRAM II 100

  2.4.6 软件支持和应用实例 100

  2.5 高速差分接口和DPA 102

  2.5.1 高速差分接口的需求 102

  2.5.2 器件的专用资源 102

  2.5.3 动态相位调整电路(DPA) 109

  2.5.4 软件支持和应用实例 112

  2.6 高速串行收发器 115

  2.7 小结 117

  2.8 问题与思考 117

  第3章 LogicLock设计方法 119

  3.1 LogicLock设计方法简介 119

  3.1.1 LogicLock设计方法的目标 120

  3.1.2 LogicLock设计流程 122

  3.1.3 LogicLock设计方法支持的器件族 122

  3.2 LogicLock区域 122

  3.2.1 Region的类型与常用属性值 123

  3.2.2 Region的创建方法 124

  3.2.3 Region的层次结构 129

  3.2.4 指定Region的逻辑内容 130

  3.3 LogicLock的约束注意事项 132

  3.3.1 约束优先级 132

  3.3.2 规划LogicLock区域 133

  3.3.3 向LogicLock区域中布置器件特性 133

  3.3.4 虚拟引脚(Virtual Pins) 134

  3.4 反标注布线信息 135

  3.4.1 导出反标注布线信息 136

  3.4.2 导入反标注布线信息 138

  3.5 LogicLock设计方法支持的Tcl Scripts 138

  3.6 Quartus II基于模块化的设计流程 139

  3.7 小结 149

  3.8 问题与思考 149

  第4章 时序约束与时序分析 151

  4.1 时序约束与时序分析基础 151

  4.1.1 周期与最高频率 152

  4.1.2 利用Quartus II工具分析设计 154

  4.1.3 时钟建立时间 157

  4.1.4 时钟保持时间 158

  4.1.5 时钟输出延时 158

  4.1.6 引脚到引脚的延迟 159

  4.1.7 Slack 159

  4.1.8 时钟偏斜 160

  4.1.9 Quartus II 时序分析工具和优化向导 160

  4.2 设置时序约束的常用方法 161

  4.2.1 指定全局时序约束 162

  4.2.2 指定个别时钟约束 166

  4.3 高级时序分析 174

  4.3.1 时钟偏斜 174

  4.3.2 多时钟域 176

  4.3.3 多周期约束 176

  4.3.4 伪路径 183

  4.3.5 修正保持时间违例 185

  4.3.6 异步时钟域时序分析 186

  4.4 最小化时序分析 187

  4.5 使用Tcl工具进行高级时序分析 188

  4.6 小结 189

  4.7 问题与思考 189

  第5章 设计优化 191

  5.1 解读设计 191

  5.1.1 内部时钟域 192

  5.1.2 多周期路径和伪路径 193

  5.1.3 I/O接口的时序要求 194

  5.1.4 平衡资源的使用 194

  5.2 设计优化的基本流程和首次编译 195

  5.2.1 设计优化基本流程 195

  5.2.2 首次编译的约束和设置 196

  5.2.3 查看编译报告 198

  5.3 资源利用优化 200

  5.3.1 设计代码优化 201

  5.3.2 资源重新分配 201

  5.3.3 解决互连资源紧张的问题 203

  5.3.4 逻辑综合面积优化 203

  5.3.5 网表面积优化 207

  5.3.6 寄存器打包 209

  5.3.7 Quartus II中的资源优化顾问 211

  5.4 I/O时序优化 211

  5.4.1 执行时序驱动的编译 211

  5.4.2 使用IOE中的触发器 212

  5.4.3 可编程输入输出延时 215

  5.4.4 使用锁相环对时钟移相 217

  5.4.5 其他I/O时序优化方法 218

  5.5 最高时钟频率优化 219

  5.5.1 设计代码优化 219

  5.5.2 逻辑综合速度优化 225

  5.5.3 布局布线器设置 227

  5.5.4 网表优化和物理综合 228

  5.5.5 使用LogicLock对局部进行优化 233

  5.5.6 位置约束、手动布局和反标注 234

  5.5.7 Quartus II中的时序优化顾问 235

  5.6 使用DSE工具优化设计 236

  5.6.1 为什么需要DSE 236

  5.6.2 什么是DSE,如何使用 236

  5.7 如何减少编译时间 238

  5.8 设计优化实例 239

  5.9 小结 242

  5.10 问题与思考 243

  第6章 Altera其他高级工具 245

  6.1 命令行与Tcl脚本 245

  6.1.1 命令行脚本 246

  6.1.2 Tcl脚本 250

  6.1.3 使用命令行和Tcl脚本 254

  6.2 HardCopy流程 255

  6.2.1 结构化ASIC 255

  6.2.2 HardCopy器件 258

  6.2.3 HardCopy设计流程 260

  6.3 基于Nios II处理器的嵌入式系统设计 263

  6.3.1 Nios II处理器系统 263

  6.3.2 Avalon交换结构 266

  6.3.3 使用SOPC Builder构建系统硬件 269

  6.3.4 Nios II IDE集成开发环境 272

  6.3.5 Nios II系统典型应用 278

  6.4 DSP Builder工具 281

  6.4.1 DSP Builder设计流程 281

  6.4.2 与SOPC Builder一起构建系统 284

  6.5 小结 285

  6.6 问题与思考 285

  第7章 FPGA系统级设计技术 287

  7.1 信号完整性及常用I/O电平标准 287

  7.1.1 信号完整性 287

  7.1.2 单端标准 292

  7.1.3 差分标准 296

  7.1.4 伪差分标准 299

  7.1.5 片上终端电阻 299

  7.2 电源完整性设计 300

  7.2.1 电源完整性 300

  7.2.2 同步翻转噪声 301

  7.2.3 非理想回路 304

  7.2.4 低阻抗电源分配系统 307

  7.3 功耗分析和热设计 311

  7.3.1 功耗的挑战 311

  7.3.2 FPGA的功耗 311

  7.3.3 热设计 313

  7.4 SERDES与高速系统设计 315

  7.4.1 SERDES的基本概念 316

  7.4.2 Altera Stratix GX和Stratix II中SERDES的基本结构 319

  7.4.3 典型高速系统应用框图举例 324

  7.4.4 高速PCB设计注意事项 329

  7.5 小结 331

  7.6 问题与思考 331

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110qaz
LV.1
7
2014-01-25 23:40
@转瞬即逝
AlteraFPGA/CPLD设计高级篇335页23.6M.part4.rar
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2018-03-29 14:30
谢谢分享人!
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stume
LV.1
9
2018-11-27 13:59
谢谢
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sabrina9988
LV.7
10
2018-11-29 15:44
@转瞬即逝
  目录  第1章可编程逻辑设计指导原则1  1.1可编程逻辑基本设计原则1  1.1.1面积和速度的平衡与互换原则1  1.1.2硬件原则11  1.1.3系统原则13  1.1.4同步设计原则17  1.2可编程逻辑常用设计思想与技巧19  1.2.1乒乓操作19  1.2.2串并转换21  1.2.3流水线操作22  1.2.4异步时钟域数据同步23  1.3Altera推荐的CodingStyle27  1.3.1CodingStyle的含义27  1.3.2结构层次化编码(HierarchicalCoding)27  1.3.3模块划分的技巧(DesignPartitioning)29  1.3.4组合逻辑的注意事项30  1.3.5时钟设计的注意事项33  1.3.6全局异步复位资源39  1.3.7判断比较语句case和if...else的优先级39  1.3.8使用Pipelining技术优化时序40  .1.3.9模块复用与ResourceSharing40  1.3.10逻辑复制42  1.3.11香农扩展运算44  1.3.12信号敏感表46  1.3.13状态机设计的一般原则47  1.3.14AlteraMegafunction资源的使用49  1.3.15三态信号的设计49  1.3.16加法树的设计50  1.4小结52  1.5问题与思考52  第2章Altera器件高级特性与应用53  2.1时钟管理53  2.1.1时序问题53  2.1.2锁相环应用60  2.2片内存储器69  2.2.1RAM的普通用法69  2.2.2RAM用做移位寄存器73  2.2.3RAM实现固定系数乘法74  2.3数字信号处理75  2.3.1DSP块资源75  2.3.2工具支持79  2.3.3典型应用79  2.4片外高速存储器80  2.4.1存储器简介80  2.4.2ZBTSRAM接口设计83  2.4.3DDRSDRAM接口设计85  2.4.4QDRSRAM接口设计99  2.4.5DDR2、QDRII和RLDRAMII100  2.4.6软件支持和应用实例100  2.5高速差分接口和DPA102  2.5.1高速差分接口的需求102  2.5.2器件的专用资源102  2.5.3动态相位调整电路(DPA)109  2.5.4软件支持和应用实例112  2.6高速串行收发器115  2.7小结117  2.8问题与思考117  第3章LogicLock设计方法119  3.1LogicLock设计方法简介119  3.1.1LogicLock设计方法的目标120  3.1.2LogicLock设计流程122  3.1.3LogicLock设计方法支持的器件族122  3.2LogicLock区域122  3.2.1Region的类型与常用属性值123  3.2.2Region的创建方法124  3.2.3Region的层次结构129  3.2.4指定Region的逻辑内容130  3.3LogicLock的约束注意事项132  3.3.1约束优先级132  3.3.2规划LogicLock区域133  3.3.3向LogicLock区域中布置器件特性133  3.3.4虚拟引脚(VirtualPins)134  3.4反标注布线信息135  3.4.1导出反标注布线信息136  3.4.2导入反标注布线信息138  3.5LogicLock设计方法支持的TclScripts138  3.6QuartusII基于模块化的设计流程139  3.7小结149  3.8问题与思考149  第4章时序约束与时序分析151  4.1时序约束与时序分析基础151  4.1.1周期与最高频率152  4.1.2利用QuartusII工具分析设计154  4.1.3时钟建立时间157  4.1.4时钟保持时间158  4.1.5时钟输出延时158  4.1.6引脚到引脚的延迟159  4.1.7Slack159  4.1.8时钟偏斜160  4.1.9QuartusII时序分析工具和优化向导160  4.2设置时序约束的常用方法161  4.2.1指定全局时序约束162  4.2.2指定个别时钟约束166  4.3高级时序分析174  4.3.1时钟偏斜174  4.3.2多时钟域176  4.3.3多周期约束176  4.3.4伪路径183  4.3.5修正保持时间违例185  4.3.6异步时钟域时序分析186  4.4最小化时序分析187  4.5使用Tcl工具进行高级时序分析188  4.6小结189  4.7问题与思考189  第5章设计优化191  5.1解读设计191  5.1.1内部时钟域192  5.1.2多周期路径和伪路径193  5.1.3I/O接口的时序要求194  5.1.4平衡资源的使用194  5.2设计优化的基本流程和首次编译195  5.2.1设计优化基本流程195  5.2.2首次编译的约束和设置196  5.2.3查看编译报告198  5.3资源利用优化200  5.3.1设计代码优化201  5.3.2资源重新分配201  5.3.3解决互连资源紧张的问题203  5.3.4逻辑综合面积优化203  5.3.5网表面积优化207  5.3.6寄存器打包209  5.3.7QuartusII中的资源优化顾问211  5.4I/O时序优化211  5.4.1执行时序驱动的编译211  5.4.2使用IOE中的触发器212  5.4.3可编程输入输出延时215  5.4.4使用锁相环对时钟移相217  5.4.5其他I/O时序优化方法218  5.5最高时钟频率优化219  5.5.1设计代码优化219  5.5.2逻辑综合速度优化225  5.5.3布局布线器设置227  5.5.4网表优化和物理综合228  5.5.5使用LogicLock对局部进行优化233  5.5.6位置约束、手动布局和反标注234  5.5.7QuartusII中的时序优化顾问235  5.6使用DSE工具优化设计236  5.6.1为什么需要DSE236  5.6.2什么是DSE,如何使用236  5.7如何减少编译时间238  5.8设计优化实例239  5.9小结242  5.10问题与思考243  第6章Altera其他高级工具245  6.1命令行与Tcl脚本245  6.1.1命令行脚本246  6.1.2Tcl脚本250  6.1.3使用命令行和Tcl脚本254  6.2HardCopy流程255  6.2.1结构化ASIC255  6.2.2HardCopy器件258  6.2.3HardCopy设计流程260  6.3基于NiosII处理器的嵌入式系统设计263  6.3.1NiosII处理器系统263  6.3.2Avalon交换结构266  6.3.3使用SOPCBuilder构建系统硬件269  6.3.4NiosIIIDE集成开发环境272  6.3.5NiosII系统典型应用278  6.4DSPBuilder工具281  6.4.1DSPBuilder设计流程281  6.4.2与SOPCBuilder一起构建系统284  6.5小结285  6.6问题与思考285  第7章FPGA系统级设计技术287  7.1信号完整性及常用I/O电平标准287  7.1.1信号完整性287  7.1.2单端标准292  7.1.3差分标准296  7.1.4伪差分标准299  7.1.5片上终端电阻299  7.2电源完整性设计300  7.2.1电源完整性300  7.2.2同步翻转噪声301  7.2.3非理想回路304  7.2.4低阻抗电源分配系统307  7.3功耗分析和热设计311  7.3.1功耗的挑战311  7.3.2FPGA的功耗311  7.3.3热设计313  7.4SERDES与高速系统设计315  7.4.1SERDES的基本概念316  7.4.2AlteraStratixGX和StratixII中SERDES的基本结构319  7.4.3典型高速系统应用框图举例324  7.4.4高速PCB设计注意事项329  7.5小结331  7.6问题与思考331
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atomx
LV.1
11
2019-06-03 17:04
@转瞬即逝
  目录  第1章可编程逻辑设计指导原则1  1.1可编程逻辑基本设计原则1  1.1.1面积和速度的平衡与互换原则1  1.1.2硬件原则11  1.1.3系统原则13  1.1.4同步设计原则17  1.2可编程逻辑常用设计思想与技巧19  1.2.1乒乓操作19  1.2.2串并转换21  1.2.3流水线操作22  1.2.4异步时钟域数据同步23  1.3Altera推荐的CodingStyle27  1.3.1CodingStyle的含义27  1.3.2结构层次化编码(HierarchicalCoding)27  1.3.3模块划分的技巧(DesignPartitioning)29  1.3.4组合逻辑的注意事项30  1.3.5时钟设计的注意事项33  1.3.6全局异步复位资源39  1.3.7判断比较语句case和if...else的优先级39  1.3.8使用Pipelining技术优化时序40  .1.3.9模块复用与ResourceSharing40  1.3.10逻辑复制42  1.3.11香农扩展运算44  1.3.12信号敏感表46  1.3.13状态机设计的一般原则47  1.3.14AlteraMegafunction资源的使用49  1.3.15三态信号的设计49  1.3.16加法树的设计50  1.4小结52  1.5问题与思考52  第2章Altera器件高级特性与应用53  2.1时钟管理53  2.1.1时序问题53  2.1.2锁相环应用60  2.2片内存储器69  2.2.1RAM的普通用法69  2.2.2RAM用做移位寄存器73  2.2.3RAM实现固定系数乘法74  2.3数字信号处理75  2.3.1DSP块资源75  2.3.2工具支持79  2.3.3典型应用79  2.4片外高速存储器80  2.4.1存储器简介80  2.4.2ZBTSRAM接口设计83  2.4.3DDRSDRAM接口设计85  2.4.4QDRSRAM接口设计99  2.4.5DDR2、QDRII和RLDRAMII100  2.4.6软件支持和应用实例100  2.5高速差分接口和DPA102  2.5.1高速差分接口的需求102  2.5.2器件的专用资源102  2.5.3动态相位调整电路(DPA)109  2.5.4软件支持和应用实例112  2.6高速串行收发器115  2.7小结117  2.8问题与思考117  第3章LogicLock设计方法119  3.1LogicLock设计方法简介119  3.1.1LogicLock设计方法的目标120  3.1.2LogicLock设计流程122  3.1.3LogicLock设计方法支持的器件族122  3.2LogicLock区域122  3.2.1Region的类型与常用属性值123  3.2.2Region的创建方法124  3.2.3Region的层次结构129  3.2.4指定Region的逻辑内容130  3.3LogicLock的约束注意事项132  3.3.1约束优先级132  3.3.2规划LogicLock区域133  3.3.3向LogicLock区域中布置器件特性133  3.3.4虚拟引脚(VirtualPins)134  3.4反标注布线信息135  3.4.1导出反标注布线信息136  3.4.2导入反标注布线信息138  3.5LogicLock设计方法支持的TclScripts138  3.6QuartusII基于模块化的设计流程139  3.7小结149  3.8问题与思考149  第4章时序约束与时序分析151  4.1时序约束与时序分析基础151  4.1.1周期与最高频率152  4.1.2利用QuartusII工具分析设计154  4.1.3时钟建立时间157  4.1.4时钟保持时间158  4.1.5时钟输出延时158  4.1.6引脚到引脚的延迟159  4.1.7Slack159  4.1.8时钟偏斜160  4.1.9QuartusII时序分析工具和优化向导160  4.2设置时序约束的常用方法161  4.2.1指定全局时序约束162  4.2.2指定个别时钟约束166  4.3高级时序分析174  4.3.1时钟偏斜174  4.3.2多时钟域176  4.3.3多周期约束176  4.3.4伪路径183  4.3.5修正保持时间违例185  4.3.6异步时钟域时序分析186  4.4最小化时序分析187  4.5使用Tcl工具进行高级时序分析188  4.6小结189  4.7问题与思考189  第5章设计优化191  5.1解读设计191  5.1.1内部时钟域192  5.1.2多周期路径和伪路径193  5.1.3I/O接口的时序要求194  5.1.4平衡资源的使用194  5.2设计优化的基本流程和首次编译195  5.2.1设计优化基本流程195  5.2.2首次编译的约束和设置196  5.2.3查看编译报告198  5.3资源利用优化200  5.3.1设计代码优化201  5.3.2资源重新分配201  5.3.3解决互连资源紧张的问题203  5.3.4逻辑综合面积优化203  5.3.5网表面积优化207  5.3.6寄存器打包209  5.3.7QuartusII中的资源优化顾问211  5.4I/O时序优化211  5.4.1执行时序驱动的编译211  5.4.2使用IOE中的触发器212  5.4.3可编程输入输出延时215  5.4.4使用锁相环对时钟移相217  5.4.5其他I/O时序优化方法218  5.5最高时钟频率优化219  5.5.1设计代码优化219  5.5.2逻辑综合速度优化225  5.5.3布局布线器设置227  5.5.4网表优化和物理综合228  5.5.5使用LogicLock对局部进行优化233  5.5.6位置约束、手动布局和反标注234  5.5.7QuartusII中的时序优化顾问235  5.6使用DSE工具优化设计236  5.6.1为什么需要DSE236  5.6.2什么是DSE,如何使用236  5.7如何减少编译时间238  5.8设计优化实例239  5.9小结242  5.10问题与思考243  第6章Altera其他高级工具245  6.1命令行与Tcl脚本245  6.1.1命令行脚本246  6.1.2Tcl脚本250  6.1.3使用命令行和Tcl脚本254  6.2HardCopy流程255  6.2.1结构化ASIC255  6.2.2HardCopy器件258  6.2.3HardCopy设计流程260  6.3基于NiosII处理器的嵌入式系统设计263  6.3.1NiosII处理器系统263  6.3.2Avalon交换结构266  6.3.3使用SOPCBuilder构建系统硬件269  6.3.4NiosIIIDE集成开发环境272  6.3.5NiosII系统典型应用278  6.4DSPBuilder工具281  6.4.1DSPBuilder设计流程281  6.4.2与SOPCBuilder一起构建系统284  6.5小结285  6.6问题与思考285  第7章FPGA系统级设计技术287  7.1信号完整性及常用I/O电平标准287  7.1.1信号完整性287  7.1.2单端标准292  7.1.3差分标准296  7.1.4伪差分标准299  7.1.5片上终端电阻299  7.2电源完整性设计300  7.2.1电源完整性300  7.2.2同步翻转噪声301  7.2.3非理想回路304  7.2.4低阻抗电源分配系统307  7.3功耗分析和热设计311  7.3.1功耗的挑战311  7.3.2FPGA的功耗311  7.3.3热设计313  7.4SERDES与高速系统设计315  7.4.1SERDES的基本概念316  7.4.2AlteraStratixGX和StratixII中SERDES的基本结构319  7.4.3典型高速系统应用框图举例324  7.4.4高速PCB设计注意事项329  7.5小结331  7.6问题与思考331
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sabrina9988
LV.7
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2019-06-04 10:20
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