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FPGA,ASIC之争:一场围绕成本、功耗和性能的硬仗

2018-07-10 15:17 来源:互联网 编辑:Angelina

国内ADAS公司Maxieye智驾科技曾对外宣布,公司已推出第二代前装量产前视产品IFVS-400,该产品基于低成本的ASIC芯片进行开发,采用深度学习算法,支持L2/ L3级的自动驾驶方案。

ADAS公司使用ASIC芯片,在业内并不多见,目前大部分初创的公司,在一些量产项目中,使用的大都是FPGA的方案,这主要是出于灵活、成本、车规等因素。

之所以选择ASIC的方式,MaxieyeCEO周圣砚表示:ASIC先期开发周期较长,但FPGA或GPU+FPGA异构只是整个市场在2017年之前的“权宜之计”。到了2018年,FPGA的成本和计算优势相对减弱, ASIC的成本大约是其20%-30%左右。

随着高通、TI、瑞萨、NXP等汽车电子巨头均在2014年前后着手研发基于深度学习的处理器单元,他们普遍选择ASIC路线。未来随着ASIC的产销量上升,价格、成本的优势会凸显出来。

ASIC的长与短

ASIC(Application Specific Integrated Circuit)为专用集成电路,是泛指面向特定功能的芯片,比如专用的音频、视频处理器,具有体积小、功耗低、高可靠性、保密性强、计算性能高、计算效率高等优势。

在汽车行业,ASIC的传统应用领域是三电控制、制动、加速、转向控制,ABS、TSC、 ESP,以及各传感器、传感器接口等,主要的供应商由NXP(Freescale)、瑞萨、TI、ST等传统巨头提供。

ASIC更多的是面向特定用途或用户的特定要求的全定制、半定制集成电路,研制成本比较高,从设计到流片的时间流程比较长(一般在半年以上)。

但是对于使用芯片的最终客户来说,具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。

设计并生产一颗ASIC的流程,大致为系统设计,详细设计,RTL级编码,RTL级仿真,利用综合工具生成网表和SDF文件进行前仿真,布局布线,后仿真,样片生产,协同软硬件调试。

FPGA与之不同的是,在进行完综合和编译,生成网表后,如果没有问题即可在FPGA母片上进行烧录测试,进行系统级验证。

相比较而言,FPGA实现比用ASIC实现可以节省一次后仿真和样片的生产2个步骤,根据不同的设计和工艺厂家这2个步骤通常需要6周或更长时间,如果需要量产那么如果使用ASIC那么第一批量产芯片还需要5周或更长时间。

但如果样片出错就至少还需要6周或更长时间,所以从产品的时间成本上来看FPGA具有比较大的优势,它大量用于生产至少可以比ASIC快3个月的时间。

当然这一点的不同,也会造成另外一个问题:如ASIC一旦出错,改动成本较高,需要推倒重来,这无论从成本还是在时间上,都需要耗费更多。

而FPGA则在没有较大的改动下,只需要通过重新烧录升级即可,在新产品推出的过程中,比ASIC拥有更多的灵活性。也因此,ASIC一般都是用于市场上已经成熟稳定的技术。

门阵列和标准单元

ASIC芯片主要由半导体厂家采用半定制的方法制造,常用的有门阵列(Gate Array)和标准单元(Standard Cell)两种类型。门阵列和标准单元的内部结构不同,使用的制造技术也不一样,因而他们的成本,生产时间,效率也不一样。

门阵列是一种用掩膜版编程的集成电路设计技术,包括COMS门阵列,射极耦合逻辑(ECL)门阵列,BiCMOS门阵列,数字和模拟兼容门阵列。半导体厂家预先在芯片上制备逻辑门或元件的规则阵列,一直加工到互连线光刻之前一道工序,这样的半成品芯片被称为门阵列母片。

然后,厂家根据客户的要求,设计互连线版图并进行制版及光刻加工,芯片就成为一个满足用户要求的专用集成电路。

门阵列母片可以大量生产,只需改变互连线版图,即可适应多品种的要求。通常编程的工艺层只限于最后的互连线(单层或多层布线层)。门阵列设计技术的优点是周期短,成本低,成功率高,可靠性好;但也存在着设计不够灵活,门的利用率低,功耗较大等缺点。

标准单元是目前使用较多的一种半定制芯片。半导体厂家预先设计好具有一定逻辑功能的单元电路(如触发器,加法器,计数器和RAM等),并且这些单元电路的布局布线工作已经完成,经过严格的测试,能保证逻辑功能和良好的时序功能,然后以标准单元库的形式提供给设计者。

ASIC设计者能把这些已经具有一定功能的单元连接到一起实现所需要的功能,尽可能以最优化的方式布局布线到晶片上。

与门阵列不同的是,尽管这些标准逻辑单元已经预先设计好,但并不预先放到晶片中(因为厂家事先不知道设计者的设计情况,没有一种通用的方式决定各种逻辑单元使用的数量和具体的摆放位置)。因而标准单元设计没有母片的概念。每块晶片都是根据设计者的需求临时制作的,晶片内部最基本的晶体管都是现场刻制的。

所以,标准逻辑单元的生产周期较门阵列较长。由于标准单元的每一层掩膜都是根据不同用户的需求定制的,用户不能共享开发成本,因而标准单元专用集成电路的试制费比门阵列专用集成电路要高。

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标签: FPGA ASIC 功耗 性能

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