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晶圆级封装: 热机械失效模式和挑战及整改建议

2017-08-09 18:03 来源:意法半导体 作者:电源网

摘要

WLCSP(Wafer Level Chip Scale Packaging,晶圆级封装)的设计意图是降低芯片制造成本,实现引脚数量少且性能出色的芯片。晶圆级封装方案是直接将裸片直接焊接在主板上。本文旨在于介绍这种新封装技术的特异性,探讨最常见的热机械失效问题,并提出相应的控制方案和改进方法。

晶圆级封装技术虽然有优势,但是存在特殊的热机械失效问题。很多实验研究发现,钝化层或底层破裂、湿气渗透和/或裸片边缘离层是晶圆级封装常见的热机械失效模式。此外,裸片边缘是一个特别敏感的区域,我们必须给予更多的关注。事实上,扇入型封装裸片是暴露于空气中的(裸片周围没有模压复合物覆盖),容易被化学物质污染或发生破裂现象。所涉及的原因很多,例如晶圆切割工序未经优化,密封环结构缺陷(密封环是指裸片四周的金属花纹,起到机械和化学防护作用)。此外,由于焊球非常靠近钝化层,焊球工序与线路后端栈可能会相互影响。

本文采用FEM(Finite Element Method,有限元法)方法分析应力,重点放在扇入型封装上。我们给出了典型的应力区域。为降低机械失效的风险,我们还简要介绍了晶圆级封装的特异性。在描述完机械失效后,我们还对裸片和钝化边缘进行了全面的分析。分析结果显示,钝化边缘产生最大应力,这对沉积策略(直接或锥体沉积方法)和边缘位置提出了要求。此外,研究结果还显示,必须降低残余应力,并提高BEoL(线路后端)的钝化层厚度。

1. 前言和背景

晶圆级封装的设计意图是降低芯片制造成本,实现引脚数量少且性能出色的芯片。晶圆级封装方案是直接将裸片直接焊接在主板上。双层电介质、RDL(ReDistribution Layer, 重新布线层)、UBM (可焊接薄层,用于焊球底部金属化)和焊球都位于标准BEoL栈之上。因此,这些层级扩展了传统晶片制程(多层沉积薄膜配合光刻工艺)范围。晶圆级封装的焊球工艺与倒装片封装非常相似。

[A]扇入型封装(晶圆级封装)和[B]扇出封装(封装大小取决于裸片边缘与装配栈层的间隙)

图1:[A]扇入型封装(晶圆级封装)和[B]扇出封装(封装大小取决于裸片边缘与装配栈层的间隙)

晶圆级封装主要分为扇入型封装和扇出型封装(图1)两种。扇入型封装是在晶圆片未切割前完成封装工序,即先封装后切割。因此,裸片封装后与裸片本身的尺寸相同(图2 [A])。扇出型封装是先在人造模压晶圆片上重构每颗裸片,“新”晶圆片是加工RDL布线层的基板,然后按照普通扇入型晶圆级封装后工序,完成最后的封装流程(图2 [B]) [1-2-3-4-5]。

扇入和扇出型封装流程

图2:扇入和扇出型封装流程

这里需要说明的是,为提高晶圆级封装的可靠性,目前存在多种焊球装配工艺,其中包括氮化物层上焊球[6]、聚合物层上焊球[7-8]、铜柱晶圆级封装等等。本文重点讨论在RDL层/聚合物层上用UBM层装配焊球的方法(图3)。

采用聚合物方案装配UBM焊球

图3:采用聚合物方案装配UBM焊球

下一章重点介绍晶圆级封装特有的热机械失效现象。

2. 晶圆级封装集成技术引起的热机械问题

本文特别分析了发生在BEoL层远端(Far-BEoL)和BEoL层的热失效问题。焊球疲劳等与裸片封装相关的失效模式不在本文讨论范围,想了解更信息,请查阅相关资料,例如本文后面的文献[9]。我们先用 BEoL层大面积离层实验图解释裸片边缘敏感性问题,然后讨论焊球附近区域是BEoL远端层破裂的关键位置。

- 裸片边缘

扇入型标准封装裸片是直接暴露于空气中(裸片周围无模压复合物),人们担心这种封装非常容易受到外部风险的影响。优化晶片切割工艺是降低失效风险的首要措施。为防止破裂在封装工序和/或可靠性测试过程中曼延,必须控制切割工序在裸片边缘产生的裂缝(图4 [A])。此外,这种封装技术的聚合物层末端靠近裸片边缘,因为热膨胀系数(CTE)失匹,这个区域会出现附加的残余应力。

为预防这些问题发生,最新技术提出有侧壁的扇入型封装解决方案。具体做法是,采用与扇出型封装相同的制程,给裸片加一保护层(几十微米厚),将其完全封闭起来,封装大小不变,只是增加了一个机械保护罩。

在BEoL内部的裸片边缘离层;[A]扇入型封装[B]扇出型封装

图4:在BEoL内部的裸片边缘离层;[A]扇入型封装[B]扇出型封装

树脂、聚合物层和裸片边缘相互作用,致使扇出型封装的失效风险增加(图4 [B])。

在这种情况下,密封环结构是一个有效的压制应力的方法。作为BEoL层的一部分,密封环是围绕在裸片四周的金属图案,具有防护作用,避免化学污染和裂缝曼延,然而这个结构不足以预防所有的失效问题,所以,必须从以下两方面进行优化:

- 焊球和钝化层下面

晶圆级封装的焊球可以装配在BEoL层上面。钝化层、UBM层和焊球组件具有不同的热膨胀系数,这会在聚合物层上产生应力,在某些极端情况下,甚至还会导致聚合物层破裂,并有可能最终曼延到BEoL栈。BEoL的最上层是钝化层,是由氧化物层和氮化物层组成,前者是化学污染保护层,后者则用于预防机械应力。如果钝化层受损,裸片就会受到各种形式的污染,导致电气失效。因此,必须精心设计BEoL远端层(RDL、焊球和聚合物)。RDL层的密度及其布线需要分布均匀。聚合物及其沉积方法的选择对于器件的可靠性也很重要。图5描述了某些典型缺陷。

[A]焊球靠近钝化层而引起聚合物层破裂的顶视图[B]在整个栈内出现破裂的BEoL远端层和BEoL层的横截面

图5:[A]焊球靠近钝化层而引起聚合物层破裂的顶视图[B]在整个栈内出现破裂的BEoL远端层和BEoL层的横截面

解决这些问题需要我们深入了解相关结构和专用的优化方法。

3. 有限元法数值分析

本文重点介绍扇入型封装配置。需要说明地是,某些分析结果同样适用于扇出型封装解决方案(例如,焊球附近结构)。

数值模型

我们使用Ansys的商用软件进行了有限元法分析。第一步是创建一个3D封装模型,以了解WLP封装的应力分布区域。我们探讨了焊球附近和裸片边缘附件的应力分布情况。出于对称性考虑,只描述封装的四分之一(图6)。

:有限元法3D扇入型封装模型 [A] 独立封装 [B] 组装好的封装

图6:有限元法3D扇入型封装模型 [A] 独立封装 [B] 组装好的封装

第二步是简化BEoL层和聚合物层的建模,用一个20D模型进一步探讨各层之间的相互作用(图7)。这个栈包括四个顶层共行覆膜的金属层和一个标准的密封环结构。为避免数值错误,所有配置均保持网格不变,并根据结果分析材料性质。

有限元法2D模型包括标准密封环和聚合物层末端

图7:有限元法2D模型包括标准密封环和聚合物层末端

我们对两个模型都施加了225°C至25°C的热负载,模拟回流焊工序,并做了一个线弹性分析。

概述

我们可以考虑独立封装(图6 [A])和安装在主板上的封装(图6 [B]) 两种封装工艺。本文主要讨论前者,让读者初步了解WLCSP封装的特异性。

BEoL层应力如图8所示。在这样一个配置中,因为焊球和外围器件的热膨胀系数失匹,每个焊接区都会发生类似的应力问题。此外,在裸片外围可以看到聚合物层边缘的影响(见图8中的箭头)。因此,我们已开始怀疑聚合物、焊球和裸片边缘的相互作用。需要指出的是,在这个层面,应力的产生唯一原因是本地的热膨胀失匹,而与封装尺寸大小无关。

BEoL区的S1 应力分量(MPa)  - 独立配置(顶视图 – 重点分析封装角部)

图8:BEoL区的S1 应力分量(MPa)  - 独立配置(顶视图 – 重点分析封装角部)

一旦组装到主板上后,应力区域特性接近在标准倒装片配置上观察到的应力区域[10]。在最外层焊球区域观察到应力最大值,因为最外层焊球到中性点(DNP)(即封装中心)的距离最远(图9)。我们还观察到,焊球下面的应力分布受焊球至封装中心的相对位置的影响。因此,压缩力和拉伸力区域方向随焊球位置不同而变化。

BEoL区的SZ 应力分量(MPa) - 组装到主板上的封装 (顶视图)

图9:BEoL区的SZ 应力分量(MPa) - 组装到主板上的封装 (顶视图)

与独立封装相比,已焊接的焊球使焊盘受到更大的应力。不过,无论封装尺寸多大,裸片和聚会物边缘受到的应力都会保持不变。

聚合物层

聚合物边缘可选用两种设计策略,锥体或直接沉积方法,具体选用哪一种方法,取决于第二层聚合物止于第一层薄膜之前还是之后。我们从机械学角度评测两个配置,在BEoL区域内,沿裸片对角线提取应力值(图10)。因为关注点放在了聚合物边缘,所以图中只给出了封装的角部受力情况。如前文所述,在BEoL区能够观察到焊球的影响(见图中的反复出现的图形)。此外,正如我们所预想的,在聚合物边缘发现了应力最大值,不过,应力的影响只限于这个区域。有限元分析显示,与锥体沉积法相比,直接沉积法的应力更高,这是因为前者边缘处聚合物厚度较大。两种沉积方法导致厚度相差大约5% (图10 (B))。

[A] 直接配置和锥体配置的BEoL层和聚合物层应力分布图[B] BEoL栈周围应力变化(见应力提取通道图[A]上的灰箭头) (独立封装配置)

图10:[A] 直接配置和锥体配置的BEoL层和聚合物层应力分布图[B] BEoL栈周围应力变化(见应力提取通道图[A]上的灰箭头) (独立封装配置)

在决定了边缘设计方法后,我们需要确定在BEoL栈上发生较低应力的准确位置。为此,我们测试了各种位置:平坦区(图11 #1, #4)、密封环(图11 #6)上方、钝化拓扑底部不同位置(图11 #2 #3 #5)。

有聚合物的配置与无聚合物的配置之间的应力变化。在SiN钝化层内提取拉伸应力Sy。不同配置间的应力差异主要出现在聚合物边缘

图11:有聚合物的配置与无聚合物的配置之间的应力变化。在SiN钝化层内提取拉伸应力Sy。不同配置间的应力差异主要出现在聚合物边缘

鉴于聚合物末端在BEoL栈上产生拉伸性负载,确定选项#6为首选。因此,密封环的‘锚定’特性可限制其潜在的不利影响。为辨别结构差异,关注点放在钝化层应力上。

不出所料,发现两个大类:第一类(#2, #3 & #5)是聚合物层末端靠近一个几何奇点,引发最大应力;第二类(#1, #4 & #6)是聚合物层末端在一个平坦面上,这里观察到最小应力。提案#6(即密封圈上方)的改进作用并不明显,需要说明地是,这可能是所用分析标准造成的,本文只分析了SiN层的完整性,BEoL中间层的离层风险并未视为一种失效模式。基于这些结果和过程可变因素,将边缘置于较大的平坦区域是比较安全的,这对应配置#4。

钝化性质

聚合物层边缘、暴露于空气中的结构和焊盘的存在,让WLCSP封装的钝化层成为一个重要区域。开发人员可以从厚度和残余应力角度探讨最佳设计。因为我们跟踪的失效类型是机械失效,所以讨论重点放在氮化物层的特性方面。为此,我们测试了不同厚度与残余应力的相对变化,见表1.

探讨过的参数表


[A]SiN厚度的影响[B]SiN残余应力的影响

图12:[A]SiN厚度的影响[B]SiN残余应力的影响

应力是从聚合物层下面的SiN层提取的(图12)。测试结果显示,SiN越厚,应力越小。还应记住,如果厚度较大,真层拓扑可能会更平滑,奇点更少,因此,可降低失效风险。关于残余应力影响,根据最初假定值,最终应力被迁移。因此,通过降低残余应力,降低了最终应力状态的数学值。不过,增加厚度方法不能随意修改,还要记住对其它特性(例如,电气、可靠性和热变形)的影响。因此,必须找到一个折衷的办法,考虑到所有的副作用。

4. 结论

本文概述了WLCSP晶圆级封装的特异性,先简要介绍了扇入和扇出型封装特异性以及封装流程;然后,描述了在制程工序和/或可靠性测试期间发生的不同的热机械失效。裸片边缘带和焊球四周是高度敏感区域,发生过很多失效问题。为更深入地了解所涉及的结构,本文采用有限元法分析了WLCSP封装失效问题。首先,建立一个3D封装模型,初步了解扇入型封装的热机械特性。研究发现,焊球和聚合物边缘是影响可靠性的重要位置。然后,用一个2D模型深入分析聚合物边缘的影响,优化BEoL层。实验发现,终止在平坦区域的锥体沉积法可降低在BEoL钝化层发生的应力。最后,我们研究了SiN厚度及残余应力的影响,并建议提高SiN层厚度,以降低残余应力。  

本文能够让读者朋友更好地了解WLCSP封装在机械性能方面的特异性。通过介绍一组与有限元法结果相关的典型失效,我们概括了主要有效参数和可靠性改进建议。

参考文献

1.Xuejen Fan, Qiang-Han, Reliability challenges and design considerations for Wafer-Level packages, Electronic Packaging Technology & High Density Packaging conference (ICEPT-HDP), 2008

2.Xuejun Fan, Wafer Level Packaging (WLP):Fan-in, Fan-out and Three-Dimensional Integration, Eurosime Conference, 2010

3.Cadmus Yuan et al., Design and Analysis of a novel fan-out WLCSP structure, Eurosime Conference, 2006

4.Hikaru Nomura et al., WLCSP CTE Failure Mitigation via Solder Sphere Alloy, ECTC, 2015

5.K. M. Chen, Lead-Free Solder Material and Chip Thickness Impact on Board-Level Reliability for Low-K WLCSP, IEEE Transactions on advanced packaging, vol. 33, no. 2, 2010

6. Reche, J.H.J. and Kim, D.H., Wafer level packaging having bump-on-polymer structure, Microelectronics Reliability, 43, 879-894, 2003

7.Kim D-H, Elenius P, Johnson M, Barrett S. Solder joint reliability of a polymer reinforced wafer level,package, Microelectronics Reliability, 42,1837, 2002

8.Bumping Design Guide, [online], Available: http ://www.flipchip.com/

9.Ming-Che Hsieh, Modeling Correlation for Solder Joint Fatigue Life Estimation in Wafer-Level Chip Scale Packages, IMPACT conference, 2015

10.Gallois-Garreignot et al., Chip Package Interactions:Package Effects on Copper Pillar bump induced BEoL Delaminations &Associated Numerical Developments, ECTC, 2015

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