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MathWorks发布FIL功能,加快FPGA在环验证

2016-12-15 16:13 来源:MathWorks 编辑:电源网

中国北京 – 20161215日 – MathWorks今日发布了HDL Verifier中的新功能,用来加快 FPGA 在环(FIL)验证。利用新的 FIL 功能,可以更快地与 FPGA 板通信,实现更高的仿真时钟频率。现在,系统工程师和研究人员可以自信地快速确认和验证 FPGA 设计在系统中按预期方式工作,从而节省开发时间。

 

随着信号处理、视觉影像处理和控制系统算法的复杂度不断增加,在 FPGA 板上对硬件实现进行仿真,可以帮助验证设计在其系统环境中的工作情况。用于 FIL 验证的 HDL Verifier 自动设置 MATLAB Simulink 测试环境,并将其与运行于 FPGA 开发板上的设计相连接。这有助于实现在实际硬件上运行的 FPGA 设计的高逼真度协同仿真,同时复用开发阶段使用的测试环境。

 

R2016b 版允许工程师为其 FPGA 系统时钟指定一个自定义频率,时钟频率可比以前使用 FIL 的时候快五倍。对于在以 FPGA 为目标时使用超频因子的设计,如控制应用程序,可以使用较大的数据输出规模来提高吞吐量。工程师现在还可以利用 FIL(使用 PCI Express 接口)来加快 MATLAB Simulink 以及 Xilinx KC705/VC707 Intel Cyclone V GT/Stratix V DSP 开发板之间的通信,仿真速度比千兆以太网快 3-4 倍。

 

“随着电子系统日益复杂,作为验证步骤,精确地验证设计原型变得至关重要。” MathWorks 的产品经理 Jack Erickson 说,“现在,HDL Verifier 允许工程师在真实硬件上以现实的时钟频率快速运行设计,能够从MATLAB/Simulink这样方便的算法开发环境进行FPGA在环仿真,使硬件设计验证大幅简化。”

标签: MathWorks FIL功能

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